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PLD原理及应用实验任务书班级：_ 学号：_ 姓名：_一、 课题名称：基于VHDL的简易音乐播放器的设计二、 设计要求1 基本要求：利用VHDL语言设计一个简易的音乐播放器能播放指导老师给定的简谱2 扩展要求设置按键实现对多首音乐的选择播放三、 实验要求1 编写简易音乐播放器的VHDL程序2 完成硬件验证3 书写实验报告（报告内容包括quartus II软件的设计流程，简易音乐播放器的设计思路，简易音乐播放器的VHDL程序）4 报告上交时间：第18周周五前 指导教师：李纯电子工程系2012.06.10 音 乐 发 生 器本设计利用可编程逻辑器件配以一个小扬声器设计了一个音乐发生器，其结构如图7-4所示。本例产生的音乐选自“梁祝”片段。音乐产生器原理框图1、音名与频率的关系音乐的十二平均率规定：每两个八度音(如简谱中的中音1与高音1)之间的频率相差一倍。在两个八度音之间，又可分为十二个半音，每两个半音的频率比为。另外，音名A(简谱中的低音6)的频率为440 Hz，音名B到C之间、E到F之间为半音，其余为全音。由此可以计算出简谱中从低音1至高音1之间每个音名的频率如表所示。音名频率/Hz音名频率/Hz音名频率/Hz低音1261.63中音1523.25高音11046.50低音2293.67中音2587.33高音21174.66低音3329.63中音3659.25高音31318.51低音4349.23中音4698.46高音41396.92低音5391.99中音5783.99高音51567.98低音6440中音6880高音61760低音7493.88中音7987.76高音71975.52由于音阶频率多为非整数，而分频系数又不能为小数，故必须将计算得到的分频数四舍五入取整。若基准频率过低，则由于分频系数过小，四舍五入取整后的误差较大。若基准频率过高，虽然误码差变小，但分频结构将变大。实际的设计应综合考虑两方面的因素，在尽量减小频率误差的前提下取合适的基准频率。本例中选取4 MHz的基准频率。若无4 MHz的时钟频率，则可以先分频得到4 MHz或换一个新的基准频率。实际上，只要各个音名间的相对频率关系不变，C作1与D作1演奏出的音乐听起来都不会“走调”。本例需要演奏的是“梁祝”片段，此片段内各音阶频率及相应的分频比如表7-2所示。为了减小输出的偶次谐波分量，最后输出到扬声器的波形应为对称方波，因此在到达扬声器之前，有一个二分频的分频器。表7-2中的分频比就是从4 MHz频率二分频得到的2 MHz频率基础上计算得出的。各音阶频率对应的分频值音名分频系数初始值音名分频系数初始值中音1382211605中音2340512126低音5510210005中音3303412410低音6454510701中音5255113194中音6227313542由于最大的分频系数为6067，故采用13位二进制计数器已能满足分频要求。在表7-2中，除给出了分频比以外，还给出了对应于各个音阶频率时计数器不同的初始值。对于不同的分频系数，只要加载不同的初始值即可。采用加载初始值而不是将分频输出译码反馈，可以有效地减少本设计占用可编程逻辑器件的资源，这也是同步计数器的一个常用设计技巧。对于乐曲中的休止符，只要将分频系数设为0，即初始值为213-1=8191即可，此时扬声器将不会发声。2、音长的控制本例演奏的“梁祝”片段，最小的节拍为1/4拍。将1拍的时长定为1秒，则只需要再提供一个4 Hz的时钟频率即可产生1/4拍的时长。演奏的时间控制通过记谱来完成，对于占用时间较长的节拍(一定是1/4拍的整数倍)，如2/4拍，只需将该音名连续记录两次即可。本例要求演奏时能循环进行，因此需另外设置一个时长计数器，当乐曲演奏完成时，保证能自动从头开始演奏。3、演奏时音名的动态显示如果有必要，可以通过一个数码管或LED来显示乐曲演奏时对应的音符。如用三个数码管，分别显示本例中的高、中、低音名，就可实现演奏的动态显示，且十分直观。本设计通过三个数码管来动态显示演奏时的音名，其中HIGH显示为高音区音阶(仅高音1)，MED2.0显示的是中音区音阶(中音6, 5, 3, 2, 1)，LOW2.0显示的是低音区音阶(低音7, 6, 5, 3)。数码管显示的七段译码电路在此不作专门讨论。需要说明的是，七段译码电路输入为4位，而将HIGH、MED、LOW用作输入时，不足4位的高位均为低电平“0”。4、VHDL程序library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity song is port( clk_4mhz,clk_4hz:in std_logic; digit:buffer std_logic_vector(6 downto 0); zero:out std_logic_vector(4 downto 0); speaker:out std_logic );end song; architecture song_arch of song issignal divider,origin:integer range 0 to 16383;signal counter:integer range 0 to 95;signal count:std_logic_vector(1 downto 0);signal carrier:std_logic;beginzero=00000;process(clk_4mhz) begin if(clk_4mhzevent and clk_4mhz=1)then if(divider=16383)then carrier=1; divider=origin; else divider=divider+1; carrier=0; end if; end if;end process; process(carrier)begin if(carrierevent and carrier=1)then count=count+1; if count=00then speaker=1; else speaker=0; end if; end if; end process; process(clk_4hz) begin if(clk_4hzevent and clk_4hz=1)then if(counter=95)then counter=0; else counterdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigitdigit