第4章 触发器.doc

第四章 触发器 主要内容1基本触发器2同步触发器3边沿触发器4时钟触发器的功能分类、功能表示方法及转换5触发器的电气特性6触发器的VHDL描述及其仿真 教学目的和要求1、熟练掌握基本RS触发器的电路组成和逻辑功能分析（会列真值表和画波形图）；2、掌握时钟脉冲控制的同步RS触发器的电路组成和逻辑功能（会列真值表、特性方程和画波形图）；3、熟练掌握D.JK边沿触发器的的工作特点及逻辑功能；正确区分电平触发和边沿触发的概念。4、时钟触发器的功能分类、功能表示方法及转换；了解触发器的电气特性。5、理解触发器的VHDL描述例子，会利用MAX+PLUS 软件对触发器功能进行仿真，能根据仿真结果波形清楚各个触发器的功能。 学时数： 6学时 重难点重点：各种触发器的逻辑功能和触发方式。难点：边沿JK、D触发器的结构。第四章 触发器上一章学习了组合逻辑电路：（1）SSI 构成；（2）中规模部件构成。全加器、比较器、译码器、数据选择器、编码器。组合电路和时序逻辑电路是数字电路的两大类，时序电路具有记忆功能，它的某一时刻输出信号，不仅取决于当时的输入信号，而且还与电路原来状态有关。触发器是构成时序电路的基本单元，因此，在学习时序电路之前，必需先掌握触发器（了解电路结构，掌握其功能和触发方式、熟悉逻辑符号等），特别是D触发器和JK触发器。概述：1、触发器的基本要求：每个触发器都有两个互非的输出端和，如SR触发器。触发器应有两个稳定的状态“0”态：，；“1”态：，。稳定：触发器在没有触发信号作用下，维持原来状态不变。能够接收，保存和输出一位二进制信息“1”和“0”。2、触发器的现态和次态现态 触发器接收输入信号之前的状态次态 触发器接收输入信号之后的状态。3、触发器的分类： 基本触发器（没有时钟输入端）。 时钟触发器（有时钟脉冲输入端，触发器按时钟节拍动作）。a按功能分：SR型、D型、JK型、T型、T/型。b按触发方式分：同步触发器、主从触发器、边沿触发器、维持阻塞触发器。4.1 基本触发器一、用两个与非门组成的基本触发器。如图为用二与非门交叉耦合构成的基本RS触发器电路和逻辑符号。功能分析：1、，“1”态时，次态：，；维持。“0”态时，次态：，；维持。 1 1保持1 00 10 11 00 0 2、，时，置“0”。3、，时，置“1”。4、， ， 1 11 000 110 0 当负脉冲同时撤消后，则均有可能为0，但只能有一个为0，另一个为1，谁0，谁1呢？需看两个与非门谁更快动作，因此，在两个输入端的负脉冲同时撤消后，不能预先确定触发器是处于“1”还是“0”态。这种情况称为不定态，在触发器工作中，这种情况应避免。在特性表中用“”表示不定态。引用现态和次态后，基本触发器的特性表如上所示。从以上分析的功能真值表（特性表）可看出，时，触发器状态保持，记忆了过去的数据，仅当某一输入端有低电平输入时，触发器状态才会变化，因此输入信号为低电平有效，习惯上，低电平有效的控制端、在逻辑符号中用“o”表示。例1：已知基本触发器、的波形，初态为0，画出Q、的波形。 1 1保持1 00 0 110 0 二、用两个或非门交叉耦合组成基本触发器S R 0 0保持0 10 11 01 01 1 如图所示，为用两个或非门构成的基本触发器电路和逻辑符号。这与用两个与非门构成的基本触发器有所不同，S = 0，R = 0，保持功能，触发器输入信号为高电平有效，符号中S、R输入端不需加“o”。l 集成基本触发器：两个与非门组成的基本触发器，CD4044、74LS279两个或非门组成的基本触发器：CD40434.2同步时钟触发器实际使用中，往往要求触发器按一定的时间节拍动作，这种触发器增加了一个控制端CP，CP端的输入信号通常是一个标准的脉冲源，称为时钟脉冲。一、同步RS触发器如图电路是一个用与非门构成的同步触发器电路及它的逻辑符号，构成基本触发器。，是控制门，、控制信号通过控制门进行传送，为时钟脉冲。，、被封锁，输出状态不变。只有时，、信号才能通过控制门输入。功能分析： SR触发器的特性表（也称功能真值表） 说明0 000保持0 0110 100置 00 1101 001置11 0111 10不定态1 11 S = R = 1应避免，因为CP脉冲消失后，状态不定。 特性方程：以方程形式表达了在时钟作用下，与及控制输入之间的关系。先画出关于、三变量的卡诺图。二、同步D功能触发器如图示，在同步RS触发器输入端加一非门构成，避免了S R同时为1可能造成不定态。其逻辑符号为：特性表：000010101111 时，跟随变化。 特性方程：。例：如图所示为一同步触发器，试画出端输出波形。设初态。解：同步触发器，在时输入控制信号，并引起触发器的状态转换。4.3边沿触发器复习：（一）基本触发器：与非门的构成、或非门构成特性表、符号。（二）同步触发器1、 RS功能（特性表、特性方程）。2、 D功能。缺点：存在“空翻“现象。上节介绍了同步RS、D触发器。同步触发器方式的特点： 触发器在CP1期间接收的控制信号，并改变状态，也称为电平触发方式。 缺点：会出现“空翻”。例如：同步D触发器，在一个CP高电平期间，若输入控制信号变化多次，触发器的输出状态也改变多次。这种在一个脉冲作用下，触发器发生了两次或两次以上翻转称为“空翻”。对于触发器来说，“空翻”意味着失控，也就是触发器的输出不能严格地按时钟节拍动作。下面将介绍一些可避免“空翻”现象的边沿触发方式。边沿触发器的具体电路结构形式较多，如主从方式、维持阻塞方式、利用内部门电路传输延迟方式等。本节仅介绍由同步D触发器级联起来构成的边沿触发器，说明边沿触发方式的原理与工作特点。在今后应用中，其触发器电路构成及工作原理并不重要。应主要掌握边沿触发方式的工作特点。一、边沿D触发器1.电路组成及逻辑符号如图电路，用两个同步D触发器级联起来构成的边沿D触发器，它是一种具有主从结构的边沿控制方式。逻辑符号中用“”表示该触发器是下降沿时触发器改变状态。（a）逻辑电路 （b）逻辑符号2.工作原理 (1)接收信号：CP=1CP=1时，主触发器接收输入信号，而，从触发器封锁，其状态不变。D，主触发器跟随D变化(2) 输出信号：CP=0当CP下跳沿到来时，主触发器锁存CP下降沿时刻D的值，而，从触发器打开，主触发器状态移入从触发器。从触发器由CP到来之前的确定。 ，CP下降沿时刻有效3.异步输入端，实际使用中，大多触发器都设置有异步输入端，。如图带，的D触发器逻辑符号。现将其功能加以说明。CPD011100110/1工作004.边沿触发方式特点：（1）在CP的上跳沿或下降沿，触发器接收控制信号并引起状态改变，即在时钟脉冲的边沿触发。（2）抗干扰能力极强。主要在时钟边沿附近一个极短暂的时间内，输入信号保持稳定，触发器就能够可靠接收数据，在其他时间里的输入信号对触发器不会起作用。集成边沿D触发器：CD4013、7474，引脚排列见P252-253二、边沿JK触发器边沿JK触发器的电路结构形式较多，下面仅以用边沿D触发器构成的电路为例，说明其原理、功能和特点。1.电路组成及逻辑符号如右图，在边沿D触发器的基础上，增加三个门G1、G2、G3，把输出Q反馈到G1、G3，J、K作为电路的输入信号。逻辑符号表示当CP下降沿到来时，触发器接收输入信号，改变状态2.工作原理写出D的表达式，将其代入D触发器的特性方程，可得该电路的特性方程。（1）该电路的特性方程为：J K说明0 000保持0 0110 100置 00 1101 001置11 0111 101转非1 110（2）特性表（功能真值表）根据可求出，或画卡诺图填：J K0 00 10 1 011 1集成边沿JK触发器：CD4027、74LS76、74LS112。（引脚排列见P256-257，或有关手册。）3、触发器的触发方式同步触发器方式：CP=1时，接收控制状态并引起状态变化，存在“空翻”毛病。边沿触发方式：在CP的上跳沿或下降沿，触发器接收控制信号并引起状态改变，即在时钟脉冲的边沿触发。如下图为几种边沿触发器的逻辑符号上升沿触发JK功能下降沿触发JK功能下降沿触发D功能上升沿触发D功能 例1、一边沿D触发器，试画出在下图CP和D信号作用下触发器Q端的波形。解：CP上升沿触发方式 例2、一边沿JK触发器，其初态为0。 已知波形，画出其输出的波形。三、时钟触发器功能分类、功能表示方法及转换（一）时钟触发器功能分类：SR、D、JK、T、T/。1、 SR触发器 2、J K触发器 3、触发器 4、T触发器S R0 00 10 1 011 1J K0 00 10 1 011 1D0 011T01 T = 0时保持，T = 1时翻转。 5、触发器：每束一时钟脉冲电路状态就翻转一次的称之。在T触发器中，T=1时就是T/触发器。（二）时钟触发器逻辑功能表示方法0 触发器逻辑功能方法常用到的有： 特性表； 卡诺图； 特性方程； 状态图； 时序图1、 特性表：（又称功能真值表） 以表格形式表达了在各种控制输入下，时钟作用前后，初态向次态转化的规律。如：RS触发器。2、卡诺图：用卡诺图表达了触发器次态的值。3、特性方程：如RS的为：，且4、状态图：以图形的形式表达了在时脉冲作用下状态与控制输入间关系。5、时序图：反映了CP、控制输入、之间的工作波形图。由已知CP、控制输入RS、初态，可画出的工作波形。（三）时钟触发器逻辑功能表示方法间转换（以JK和D为例）1、由特性表卡诺图、状态图、特性方程 J K0 00 10 1 011 1 D0 011 2、由状态图特性表、卡诺图、特性方程、时序图JK010 已知JK触发器状态图如下所示。状态图已全面表达了与的关系。例：（书例4.6.1），已知的、.画.，令CP下降沿触发。3、由时序图特性方程、卡诺图、特性表和状态图 例4.6.2.已知如下波形，试列出JK触发器的特性表、特性方程、状态图。解：先标出每个CP下降沿前JK值前后Q的取值 。 4.4触发器的电气特性一、输入信号的建立时间和保持时间1、 建立时间 tset指要求触发器输入信号 先于CP信号的时间。2、保持时间th指保证触发器可靠翻转， CP 到来后输入信号需保持的时间。二、时钟触发器的传输延迟时间指从 CP 触发沿到达开始，到输出端 Q、Q 完成状态改变所经历的时间。1、 tPHL：为输出端由高电平变为低电平的传输延迟时间。TTL 边沿 D 触发器7474， tPHL 40 ns。2、 tPLH：为输出端由低电平变为高电平的传输延迟时间。7474， 25 ns。三、时钟触发器的最高时钟频率 fmax由于每一级门电路的传输延迟，使时钟触发器的最高工作频率受到限制。7474， fmax 15 MHz。4.5 触发器的VHDL描述及其仿真一、触发器的VHDL描述例4.5.1同步D触发器的VHDL描述解：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY d_ff isPORT (d,clk,reset : INSTD_LOGIC; q: OUTSTD_LOGIC);END d_ff;ARCHITECTURE one OF d_ff IS BEGIN PROCESS (clk) BEGIN IF clkEVENT AND clk=1 THEN IF reset=1 THEN Q=0; ELSE q=d; END IF; END IF; END PROCESS;END one;例4.5.2边沿JK触发器的VHDL描述解：LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY jk_ff isPORT (j,k,clk : INSTD_LOGIC; q, qn : OUTSTD_LOGIC);END jk_ff;ARCHITECTURE one OF jk_ff IS SIGNAL q_s : STD_LOGIC; BEGIN PROCESS (j,k,clk) BE