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1 1 FPGA配置 配置 configuration 是对FPGA的内容进行编程的过程 每次上电后都需要进行配置是基于SRAM工艺FPGA的一个特点 也可以说是一个缺点 FPGA配置过程如下 外部电路将配置数据载入片内配置RAM中 外部电路 FPGA配置完成 配置RAM 配置RAM中的配置数据 用于控制FPGA内部可编程的内部逻辑 内部寄存器和I O寄存器初始化 I O驱动器使能等 之后FPGA进入用户模式 2 1 1FPGA配置方式根据FPGA在配置电路中的角色 可以将配置方式分为三类 1 FPGA主动串行 AS ActiveSerial 方式2 JTAG方式3 FPGA被动 Passive 方式 配置数据 FPGA主动串行 AS 方式 1 下载工具或智能主机 JTAG方式 2 FPGA仅输出响应信号 FPGA被动 Passive 方式 3 3 根据FPGA在配置电路中的角色 可以将配置方式分为三类 1 FPGA主动串行 AS 方式2 JTAG方式3 FPGA被动 Passive 方式 配置数据 FPGA主动串行 AS 方式 1 下载工具或智能主机 JTAG方式 2 FPGA仅输出响应信号 FPGA被动 Passive 方式 3 被动方式可分为下列几种方式 被动串行方式 PS 快速被动并行 FPP 方式被动并行异步 PPA 方式被动并行同步 PPS 方式被动串行异步 PSA 方式 PS PassiveSerialFPP FastpassiveparallelPPA PassiveparallelasynchronousPPS PassiveparallelsynchronousPSA PassiveSerialAsynchronous 4 主动 AS 方式 被动 PS 方式 被动 PS 方式 JTAG方式 5 AlteraFPGA配置方式列表 CycloneFPGA配置方式表 6 1 2FPGA配置过程FPGA的配置包括3各阶段 复位 配置和初始化 复位 配置 初始化 进入用户模式 配置过程波形图 7 1 2FPGA配置过程FPGA的配置包括3各阶段 复位 配置和初始化 复位 配置 初始化 进入用户模式 配置数据写入到器件中 器件内部逻辑和寄存器初始化 I O缓冲使能 配置过程波形图 8 FPGA配置流程图 9 Power UpSequence time volts Power off Power Up Power On DevicePowerSequence POR Configuration Powersupplyramptime TRAMP DeviceMode User Mode POR Power OnReset 10 2 Cyclone及CycloneIIFPGA配置 Cyclone以及CycloneIIFPGA使用SRAM单元来存储配置数据 FPGA中的SRAM是易失性的 每次上电之前 配置数据 或压缩的配置数据 必须重新下载到FPGA中 下面的2个条件均可使FPGA产生一次配置请求 给FPGA重新上电 FPGA的nConfig引脚上产生一个低电平到高电平的上升沿 11 Cyclone及CycloneIIFPGA的配置方式包括 FPGA主动串行 AS 配置方式 FPGA被动 Passive 配置方式 JTAG配置方式 用户可以通过设置FPGA上的MSEL0 MESL1两个引脚的状态来选择配置方式 各种方式的MSEL0 MESL1设置如下表所列 12 配置方式设置 说明 在上表中 如果只采用一种配置方式 则可以直接将MSEL0 MESL1连接到VCC 注意要与FPGA的IO口的供电VCCIO相同 或GND 如果需要多种配置方式 那么MSEL要用控制器 单片机 CPLD等 来控制以进行切换 MSEL管脚在配置开始前必须处于一个固定的状态 因此不能将MSEL管脚悬空 13 另外 不同型号FPGA的配置文件大小不同 下表中列出了FPGA在不压缩情况下二进制配置文件 rbf 的最大大小 设计者可以根据配置文件的大小来选择合适的配置器件和其它存储器 并可使用压缩功能 来减小配置文件的大小 14 2 1主动串行配置主动串行配置方式 AS 是将配置数据事先存储在串行配置器件EPCS中 然后在系统上电时Cyclone及CycloneIIFPGA通过串行接口读取配置数据 如果是压缩数据 还会进行解压缩处理 对内部的SRAM单元进行配置 因为上述配置过程中FPGA控制配置接口 因此通常称为主动配置方式 15 说明 因为FPGA上的nSTATUS CONFIG DONE管脚都是开漏结构 所以都要接上拉电阻 FPGA的片选脚nCE必须接地 主动串行配置的电路原理图 16 Multi DeviceASConfigurations VCC VCC VCC 17 串行时钟 DCLK 在配置结束后内部振荡器关闭 下表列出了DCLK的输出频率 对于CycloneIIFPGA 通过MSEL 可以选择时钟为20MHz或40MHz 配置的时间与配置文件大小以及DCLK的频率有关 关于AS方式配置时间的估算请见下一小节 18 用户可以在QuartusII软件中选择 用哪一个时钟来进行FPGA寄存器和用户I O口的初始化 以及是否在配置出错后重新开始配置等内容 如下图所示的弹出窗口 功能复用引脚设置 19 2 2主动串行配置 AS 的配置时间估算主动串行配置时间为串行配置器件数据传送到FPGA的时间 这取决于DCLK的频率以及配置文件的大小 以CycloneEP1C6器件为例 非压缩的 rbf格式配置文件的大小为1167216位 DCLK最低频率为14MHz 71ns 则最大配置时间为 1167216 71ns 82872336ns 83ms当DCLK的典型频率为17MHz 59ns 时 配置时间为 1167216 59ns 68865744ns 69ms 20 如果允许配置数据压缩 由于配置时要对数据进行解压缩 需要增加配置时间 一般要增加50 的配置时间 即EP1C6器件在采用压缩数据进行配置时需要约103 5ms的时间 此外 在配置完成后紧接着的FPGA寄存器和用户I O口初始化也需要消耗一定的时间 Cyclone为136个时钟周期 CycloneII为299个时钟周期 当不采用CLKUSR管脚时钟 而使用FPGA内部10MHz时钟时 CycloneEP1C6消耗13 6us的初始化时间 21 2 3JTAG配置通过JTAG接口 利用QuartusII软件可以直接对FPGA进行单独的硬件重新配置 QuartusII软件在编译时会自动生成用于JTAG配置的 sof文件 如果同时使用AS方式和JTAG方式来配置FPGA JTAG配置方式拥有最高的优先级 此时AS方式将停止 而执行JTAG方式配置 JTAG配置的电路原理图 22 JTAGConfigurationofMultipleDevices 23 利用QuartusII软件和USBBlaster ByteBlasterII等下载电缆可下载配置数据到FPGA QuartusII软件可以验证JTAG配置是否成功 JTAG配置通过下载电缆使用SOF Jam或者JBC文件直接对FPGA进行配置 这种配置方式只能用于调试阶段 因为 掉电后FPGA中的配置数据将丢失 JTAG各引脚功能描述 24 AlteraFPGA的配置芯片可以分为3类 增强型配置器件 EPC16 EPC8 EPC4 主动串行配置器件 EPCS64 EPCS16 EPCS4和EPCS1 普通配置器件 EPC2 EPC1 EPC1441 3 配置芯片 各配置芯片的属性如下表所示 25 EPCDevicesCapacitiesandFeatures 26 EPCSDevicesCapacitiesandFeatures 27 or ChoosingaConfigurationDevice 1 2 28 ChoosingaConfigurationDevice 2 2 29 4 配置的软件设置 在QuartusII软件中 可以设置配置方式和配置芯片 配置选项卡 30 配置方式 AS PS 选择 配置模式 本地或远程 选择 配置器件 EPCS系列 EPC系列 压缩 配置选项卡 31 General 选项卡 用于配置的通用选项 32 5 配置文件的压缩QuartusII为Cyclone CycloneII以及StratixII提供了配置数据可压缩特性 用户可以为FPGA选择容量较小的EPCS器件 以节省成本 ALTERA给出对配置数据的压缩率可达到35到60 当在QuartusII软件中使能压缩特性时 软件自动采用压缩配置数据来生成POF配置文件 通过压缩后的配置文件减小了对配置器件或Flash的存储空间需求 33 有两种方法来使用压缩特性 在用户设计编译前 可在编译设置菜单中来选择压缩特性 在用户设计编译后 可利用File菜单中的文件转换器ConvetProgrammingFiles进行压缩 通过文件转换可利用SOF文件生成各种格式的压缩文件 方法一 编译前选择压缩特性 方法二 用文件转换器进行压缩 34 6 配置可靠性及电路设计注意事项 6 1配置的可靠性Altera的FPGA结构中设计了一些保护电路来减小电源上电和数据噪声的影响 使基于SRAM工艺的FPGA可靠性大大提高 为了提高可靠性主要采取了以下几个方面 1 在配置过程中 采用CRC电路对输入到FPGA中的每一帧配置数据进行校验 确保配置数据的正确性 2 AlteraFPGA提供了保护电路 要求在系统掉电后重新配置 以保证FPGA在系统掉电时的高可靠性 35 6 2电路设计注意事项在配置电路设计时 通常应该注意下面几点 1 在设计DCLK和TCK时 要将其当作高速的时钟信号来处理 2 在有多片FPGA配置链中 一般建议将各片FPGA的DCLK DATA0 DATA 7 0 nCONFIG nSTATUS 和CONF DONE信号连在一起 这样可以确保各FPGA配置同时开始和结束 3 确保FPGA配置管脚的电平和配置器件的电平兼容 4 确保所有配置管脚按照FPGA的数据手册进行连接 36 7 下载配置文件到FPGA 要使用JTAG下载配置数据到FPGA 首先要生成可用于JTAG下载的配置数据文件 这些配置数据文件包括 sof Jam以及 JBC 一般来说 JTAG方式利用