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Allegro16.2 学习总结 一导网表：1. 确保原理图的 PCB footprint里的内容跟封装库里的完全一致，方便调用2. 原理图中除了Type是Power以外， Passive的net是不可以有重复的，如下图所示，不然导网表的时候会报错图1. 1图1.23. 原理图中的器件必须要有Name及Number，不然导网表同样会fail ，话不多说，上图。 图1.34. 导网表。如下图点确定，没有报错，则生成网表成功二.建立焊盘：Allegro的封装必须先建立相对应的PAD.2.1插播一下PAD的基本知识：一个物理焊盘包含三个pad，即：Regular Pad：正规焊盘，在正片中看到的焊盘，也是通孔焊盘的基本焊盘。Thermal Relief：热风焊盘，也叫花焊盘，在负片中有效。用于在负片中焊盘与敷铜的接连方式。Anti Pad：隔离焊盘，也是在负片中有效，用于在负片中焊盘与敷铜的隔离。SOLDEMASK：阻焊层，使铜皮裸露出来，需要焊接的地方。PASTEMASK：钢网开窗大小。表贴元件封装的焊盘名层面尺寸的选取：1 BEGINLAYERRegular Pad：根据器件的数据手册提供的焊盘大小或者自测得的器件引脚尺寸来定。Thermal Relief：通常比Regular Pad 大20mil，如果Regular Pad 的尺寸小于40mil，根据需要适当减小。Anti Pad：通常比Regular Pad 大20mil，如果Regular Pad 的尺寸小于40mil，根据需要适当减小2 SOLDEMASK：通常比Regular Pad 大4mil(0.1mm)。3 PASTEMASK：与SOLDEMASK 一样。直插元件封装焊盘各层面尺寸的选取：1 BEGINLAYERRegular Pad：根据器件的数据手册提供的焊盘大小或者自测得的器件引脚尺寸来定。Thermal Relief：通常比Regular Pad 大20mil。Anti Pad：与Thermal Relief 设置一样。2 ENDLAYER与BEGINLAYER 层设置一样。3 DEFAULTINTERNAL该层各个参数设置如下：DRILL_SIZE = 实际管脚尺寸 + 10MILRegular Pad = DRILL_SIZE + 16MIL（0.4mm）(DRILL_SIZE= DRILL_SIZE + 30MIL（0.76mm）(DRILL_SIZE=50)Regular Pad = DRILL_SIZE + 40MIL（1mm）(钻孔为矩形或椭圆形时)Thermal Pad = TRaXbXc-d 其中TRaXbXc-d 为Flash 的名称（后面有介绍）Anti Pad = DRILL_SIZE + 30MIL（0.76mm）SOLDERMASK = Regular_Pad + 6MIL（0.15mm）l Flash Name: TRaXbXc-d其中：a. Inner Diameter: Drill Size + 16MILb. Outer Diameter: Drill Size + 30MILc. Wed Open: 12 (当DRILL_SIZE = 10MIL 以下）15 (当DRILL_SIZE = 1140MIL）20 (当DRILL_SIZE = 4170MIL）30 (当DRILL_SIZE = 71170 MIL）40 (当DRILL_SIZE = 171 MIL 以上）保证连接处的宽度不小于10mil。d.Angle:45图2.1制作焊盘的时候一定要注意Anti Pad 的尺寸一定要大于Regular Pad，否则在有敷铜的层就会引起短路。由于allegro 的文件管理有点混，每个焊盘会使用一个文件保存，所以在给焊盘命名的时候尽量将焊盘的形状尺寸等信息表现出来，以便以后可以方便的管理和重复利用2.2建立PAD1.路径：PCB Editor Utilies-PAD Designer 。SMD焊盘，通孔焊盘及过孔都用该工具制作。注意：不同器件的Pad可以共用。2.建立SMD PAD。如下图。在Units 下拉框中选择单位，常用的有Mils(毫英寸)，Millimeter(毫米)。根据实际情况选择。图2.2一般情况下只要设置上述几个参数就行了，其它参数默认就可以。设置好以后单击Layers 标签，进入下图 2.3 所示界面。要填写的参数如下：BEGINLAYER 层的Regular Pad；SOLDEMASK_TOP 层的Regular Pad，比beginlayer层大6milPASTEMASK_TOP 层的Regular Pad。图2.33.建立圆形通孔焊盘在Hole type 下拉框中选择钻孔的类型。如图2.2.有如下三种选择：Circle Drill：圆形钻孔；Oval Slot：椭圆形孔；Rectangle Slot：矩形孔。在Plating 下拉框中选择孔的金属化类型，常用的有如下两种：Plated：金属化的；Non-Plated：非金属化的。一般的通孔元件的管脚焊盘要选择金属化的，而元件安装孔或者定位孔则选择非金属化的。在Drill diameter 编辑框中输入钻孔的直径。如果选择的是椭圆或者矩形孔则是Slot sizeX，Slot size Y 两个参数，分别对应椭圆的X，Y 轴半径和矩形的长宽。 通孔焊盘需要建立的参数有：BEGINLAYER 层的Regular Pad，Thermal Relief（Flash），Anti Pad；DEFAULTINTERNAL 层的Regular Pad，Thermal Relief（Flash），Anti Pad；ENDLAYER 层的Regular Pad，Thermal Relief（Flash），Anti Pad；SOLDEMASK_TOP 层的Regular Pad；SOLDEMASK_BOTTOM层的Regular Pad。 如图2.3所示图2.43.1建立方形通孔焊盘，跟圆形焊盘差不多，BEGINLAYER层，SOLDEMASK_TOP 层和SOLDEMASK_BOTTOM层为方形，其它层为圆形。差别如下： 图2.55. 建立圆形热风焊盘打开程序-Cadence SPB 16.2-PCB Editor，选择File-New，弹出New Drawing 对话框，如图所示图2.7在Drawing Name 编辑框输入文件名称，。在DrawingType 列表框选择Flash symbol，点击OK。点击Setup-Design Paramenters 打开设计参数设置对话框，点击Design 标签，在User Units 处选择单位Mils，Accuracy 那里是设置小数点位数，默认两位就可。图2.8如图所示，设置画图区域大小及其左下角坐标，然后点击OK，退出.点击Add-Flash 菜单，弹出热风焊盘尺寸设置对话框在Inner diameter 编辑框输入内径，Outer diameter 编辑框输入外径，Spoke width编辑框输入连接口的宽度15，最好不要小于板子的最小线宽。在Number of spokes 选择开口的数量，默认4 就可，Spoke angel 输入开口的角度使用默认的45 度就可。其它默认，点击OK 后就会自动生成一个花焊盘形状，如下图。至此一个圆形热风焊盘就制作完成了，如果要生成其它形状的焊盘，如椭圆形，方形等，就不能用Add-Flash 来生成，需要用Shape 菜单下面的画矩形画圆等工具来画。自己先画一个草图，并将每个点的坐标计算出来，然后使用画矩形画圆等命令并通过在命令状态栏那里输入坐标来画。需要注意的是由于热风焊盘是在负片中使用的，画出的形状看得到的地方实际上做出PCB 来后是被腐蚀掉的，黑色(底色)的才是真正有铜的地方。 三制作封装打开程序-Cadence SPB 16.2-PCB Editor，选择File-New，弹出新建设计对话框，在Drawing Type 列表框中选择Package symbol，然后点击Browse 按钮，选择保存的路径并输入文件名，点击OK退出图3.13.1 设置工作参数点击Setup-Design Paramenters 打开设计设置对话框，点击Design 标签，如图 2.8 所示。同样要设置画图区域大小及其左下角坐标，设置好点OK。3.2 设置库路径，方便调用。选择Setup-User Preferences，弹出User Preferences Editor 对话框，图3.2点击Paths 前面的+号展开来，再点击Library，现在只需要设置两个地方就可以了，padpath(焊盘路径)和psmpath(封装路径)。点击padpath 右边Value 列的按钮。弹出padpath Items 对话框，设置好路径。如下图所示。封装路径的设置过程和焊盘路径的设置过程是一样的，这里就不重复了。图3.33.3 放置焊盘：点击工具栏右上角的图标，然后点击右边工Option如下图所示。选中Connect表示为有电气属性的焊盘，在原理图中必须有与之相对应的Pin.点Mechanical表示为非电气属性焊盘，原理图中可以没有相对应的Pin。选择事先制作好的焊盘，点击Padstack 右边的按钮，弹出Select a padstack 对话框。将Database，Library 两个复选框勾上。左边的列表框中会把库路径中的所有焊盘都列出来，如果没有你要的焊盘则检查一下路径设置是否正确。在列表框中单击需要放置的焊盘，也可以在左上角的编辑框中直接输入需要放置的焊盘名称，选择好以后点击OK 退出。这时候在Options 窗口中的Padstack 右边的编辑框内就会出现刚才选的焊盘的名称.图3.4图3.5也可以一次放多个焊盘，如图3.4所示，这里X，Y 的Qty，Spacign，Order 的参数表示，共放置1列1行焊盘，即(1X1=1个)，放置多个焊盘时只要改变X，Y的值即可。焊盘的X 方向间距为50mil，Y方向间距为50mil，X轴的生长方向为向右生长，Y轴的生长方向为向下生长。Pin#处指的是焊盘编号以220开始，按1递增， Text block 设置的是焊盘编号字体的大小。Offset X,Y 设置的是焊盘编号字体与焊盘的偏移。设置好以后在Command 窗口输入最左上角那个焊盘的坐标，回车即可。若自动生成的焊盘编号和我们要的焊盘编号不符，为此还需将焊盘编号过来。单击左上角图标修改编号，然后点击右边的Find 窗口只选Text复选框，将鼠标移到需要修改的编号上面(字体会变成高亮)，点击右键选择Text edit 在弹出的编辑框内修改为我们需要的编号。3.4 修改好就添加丝印和其它层:Class Sub-classPackage Geometry silkscreen top (Add Line) assembly top (Add Line) Place-bound-top (Add Rectangular)DFA-bound-top (Add Rectangular) Display_top (Add Line)Ref-Des silkscreen top （Add Text） assembly top (Add Text)Device Type silkscreen top (Add Text)3.5 对于一些需要单独做约束规则的特殊器件，如IC等，需要在封装上画一个区域，在该区域内单独设置。方法：Add-Line, 在Option中选择class:Constraint Region, subclass:all. 如图3.6所示。在.brd文件的Allegro Constraint Manager-Physical-Region中加入，如图3.7所示。然后选中矩形框，点击Edit-Properties-Region_Name，如图3.8所示，写入与图3.7中加入一致的 Region_Name.图3.6图3.7图3.8至此一个元件封装就制作完毕了，点击保存文件后退出即可，allegro 自动生成一个dra,一个psm 的文件，把这两个文件一起放在封装库文件夹中. 四布局4.1 建立PCB Board：打开程序-Cadence SPB 16.2-PCB Editor，选择File-New，新建Board文件。设置图纸大小及左下角坐标。4.2 导入网表选择菜单File-Import-Logic，如下图4.1所示，点击，选择存放网络表的目录(共三个文件)点击Import Cadence 导入网表。完成后可以点击Viewlog 按钮来查看是否有错误，如果有错误一般都是路径不对，或者原理图元件封装名称不对应，原理图中元件符号管脚与封装管脚不对应造成的，将这些错误一一排队后再重新导入网络表，直到没有错误。 图4.14.3摆放电气属性元器件：摆放元器件有两种方法，Place-manually和Place-Quickplace。前者需要手动一个一个摆放，比较麻烦。后者可以一次性摆放完，前提是必须先画好边框。下面以Quickplace为例。点击Place-Quickplace 菜单，弹出Quickplace 对话框，如下图所示。(1) Placement FilterPlace by property/value：按照元件在原理图定义的属性或元件值来摆放；Place by room：按原理图中元件定义的room 属性放置；Place by part number：按元件名摆放；Place by net name：按网络名摆放；Play by schematic page number：用于Design Entry HDL 原理图按页摆放。Place all components：摆放所有元件；Place by refdes：按元件的位号摆放。(2) Placement PositionPlace by partition：用于Design Entry HDL 原理图按原理图分割摆放；By user pick：摆放于用户单击的位置；Around package keeping：摆放于允许摆放区域周围。(3) EdgeTop：元件摆放在板框顶部；Bottom：元件摆放在板框底部；Left：元件摆放在板框左边； Right：元件摆放在板框右边。(4) Board SideTop：元件摆放在顶部。Bottom：元件摆放在底部。选择好合适的摆放方式后，点击Place 按钮后，元件自动的摆放出来，单击OK 按钮就可以关闭对话框。4.4 摆放非电气属性元器件点击Place-manually，下拉框中选择 Mechanical symbols，如下图。选中后点击OK关闭对话框，在PCB中单击就会出现要选择的器件。图4.2如果在原理图中按照元件的功能定义了不同的Room 属性，在摆放元件的时候就可以按照Room 属性来摆放，将不同功能的元件放在一块，布局的时候好拾取。在摆放元件的时候可以与OrCAD Capture 交互来完成。在OrCAD Capture 中打开原理图，选择菜单Options-Perferences。弹出Preferences对话框图4.3点击Miscellaneous 标签，将Enable Intertool Communication 复选框选中。点击确定关闭对话框。之后在allegro 中打开Placement 对话框的状态下，首先在原理图中点击需要放置的元件使之处于选中状态下，然后切换到allegro 中，把鼠标移到作图区域内，就会发现该元件跟随着鼠标一起移动了，在想要放置的位置单击鼠标左键即可将该元件放置在PCB 中，cadence的这个交互功能非常的好用，不仅在布局的时候可以这样，在布线仿真的时候都能使用该功能来提高效率。一般高速PCB 布局可以考虑以下几点：CPU 或者关键的IC 应尽量放在PCB 的中间，以便有足够的空间从CPU 引线出来。CPU 与内存之间的走线一般都要做等长匹配，所以内存芯片的放置要考虑走线长度也要考虑间隔是否够绕线。CPU 的时钟芯片应尽量靠近CPU，并且要远离其它敏感的信号。CPU 的复位电路应尽量远离时钟信号以及其它的高速信号。去耦电容应尽量靠近CPU 电源的引脚，并且放置在CPU 芯片的反面。电源部分应放在板子的四周，并且要远离一些高速敏感的信号。接插件应放置在板子的边上，发热大的元器件应放在置在通风条件好的位置，如机箱风扇的方向。一些测试点以及用来选择的元件应放在顶层，方便调试。同一功能模块的元件应尽量放在同一区域内。4.5 Net高亮设置点击Display-Assign Color,打开右侧的工具栏Options项选择颜色，然后点击Find项查找net，点击OK，完成某一Net的高亮设置。一个电路中往往会有多组电源和GND，可以用以上方法将其设置成不同的高亮颜色，布局时可以一目了然。五 布线规则设置5.1 PCB层叠设置层叠结构是一个非常重要的问题，不可忽视，一般选择层叠结构考虑以下原则：（1）元件面下面（第二层）为地平面，提供器件屏蔽层以及为顶层布线提供参考平面；（2）所有信号层尽可能与地平面相邻；（3）尽量避免两信号层直接相邻；（4）主电源尽可能与其对应地相邻；（5）兼顾层压结构对称。对于母板的层排布，现有母板很难控制平行长距离布线，对于板级工作频率在50MHZ以上的（50MHZ 以下的情况可参照，适当放宽），建议排布原则：（1）元件面、焊接面为完整的地平面（屏蔽）；（2）无相邻平行布线层；（3）所有信号层尽可能与地平面相邻；（4）关键信号与地层相邻，不跨分割区。下面介绍层叠设置的方法：打开程序-Cadence SPB 16.2-PCB Editor，在布局好的PCB文件中点击按钮，进行层叠设置。打开Layout Cross Section ，如下图5.2所示是个六层板的分层情况。其中Top层和Bottom层为正片，其余为负片。要增加层的话，在Subclass Name 一栏前面的序号上点击鼠标右键选择Add Layer Above 在该层上方增加一层，或选择Add Layer Below 在该层下方增加。还可以选择Remove Layer来删除该层。如下图。在走线层之间还需要有一层隔离层。 图5.1图5.2Subclass Name 一列是该层的名称，可以按照自己的需要来填写。Type 列选择该层的类型，有三种：CONDUCTOR：走线层；PLANE：平面层，如GND 平面；DIELECTRIC：介电层，即隔离层。Material 列设置的是该层的材料，一般根据实际PCB 板厂提供的资料来设置。Thickness设置的是该层的厚度，如果是走线层和平面层则是铜皮的厚度。Conductivtl 设置的是铜皮的电阻率。Dielectric Constant 列设置介电层的介电常，与Thickness 列的参数一起都是计算阻抗的必要参数。Loss Tangent 列设置介电层的正切损耗。Negtive Artwork 设置的是该层是否以负片形式输出底片，表示输出负片，表示输出正片。在这个板中，POWER1 ，POWER2与GND1，GND2采用负片形式。设置好后点击OK 关闭对话框。5.2建立差分对建立差分对有两种方法：一种在PCB的Logic中设置，另外一种在约束管理器中设置。下面具体介绍这两种方法。（1） 在Logic中设置差分对： 点击Logic-Assign differential Pair，打开如下页面。此时也有两种方法添加。一种是手动添加，另一种是自动添加。在使用的时候一般选择后者。图5.3点击上图中的Auto Generate按钮，出现图5.4的对话框。输入关键字后就可以批量查找差分对。对于一些没办法自动添加的差分对来说就用手动来添加，也很方便。打开如图5.3的界面，然后再PCB中点击要设置成差分对的Net，你会发现Net 1和Net 2中出现的就是刚刚选择的Net，然后点击OK，以此类推，直到所有差分对都设置完成。图5.4（2）在约束管理器中添加差分对：点击 打开约束管理器，如下图5.6，可以看到界面包含了两个工作区，左边是工作簿/工作表选择区，用来选择进行约束的类型；右边是工作表区，是对应左边类型的具体约束设置值。在左边共有6 个工作表，而一般只需要设置前面四个工作表的约束就可以了，分别是Eelctrical、Physical、Spacing、SameNet Spacing。分别对应的是电气规则的约束、物理规则的约束，如线宽、间距规则的约束(不同网络)、同一个网络之间的间距规则。在约束管理器中选择Objects-Create-Differential Pair，弹出新建差分对的对话框图5.5在下拉框中选择Net，如图5.5所示。此时同样有手动和自动两种方法来添加差分对。通过和按钮来手动添加或删除。点击Auto Setup按钮来自动添加。自动添加的方法同上，在此就不再赘述。图5.6（2） 差分对约束规则设置：建立好差分对后，还需要建立一个专门于差分对的电气规则。首先点击左边工作表选择区中的Eelctrical 工作表下的Eelctrical ConstraintSet-Routing-Differential Pair，然后选择菜单Objects-Create-Eelctrical CSet，弹出Create Electrical CSet 对话框，在Electrical CSet 编辑框中输入该约束规则的名称：DIFF_FAIR，点击OK 关闭对话框。此时右边的工作表内就多了一个DIFF_PAIR 约束规则.图5.7图5.8下面给这个差分对约束规则设置参数。差分对约束规则参数主要有以下几个：Uncoupled Length：差分对网络中的不匹配的长度。即不能按差分对走线的总长度。Min Line Spacing：最小的线间距。Primary Gap：差分对最优先选择的线间距(边到边间距)。Primary Width：差分对最优先选择的线宽。Neck Gap：差分对在Neck 模式下的线间距(边到边间距)，用于在布线密集区域内切换到Neck 模式，这时差分走线的线间距由Primary Gap 设定的值切换到该值。Neck Width：差分对在Neck 模式下的线宽，用于在布线密集区域内切换到Neck模式，这时差分走线的线宽由Primary Width 设定的值切换到该值。设置好差分线约束规则后，将该约束规则应用到刚才建立的两个差分信号上，点击左边工作表选择区中的Eelctrical 工作表下的Net-Routing 在右边的工作表中找到刚才建立的三个差分对，在Referenced Electricl CSet 列中选择刚设置好的差分对约束规则DIFF_PAIR。CPU与DDR内存芯片走线约束规则CPU 与DDR 内存之间的信号速度都很高，对信号完整性要求很高，需要对时序严格的匹配，以满足信号波形的完整性。布线要求如下：(1) DDR 时钟线，要求差分布线，并要求精确控制差分对的走线等长误差。(2) DDR 数据线的所有信号线需要严格等长匹配。DDR数据线与其它的信号线必需要足够的间距，至少要保证3W 的间距。阻抗控制在60以内。(3) DDR地址线与其它控制线为一组，需严格等长匹配，误差控制在100mil 以内，走线长度比DDR 数据线长。采用T 形或者Y 形拓扑结构。以上约束需要从电气、线宽和间距上分别设置不同的规则。5.3 等长设置DDR信号线需要做等长匹配，做等长的信号线必须先做Xnet设置。我们把连续的几段由无源元件(如电阻,电容或电感)连接的net合称为一段Xnet.如下图。（1）Xnet设置点击菜单 AnalyzeSI/EMI SimModel，出来个对话框直接点Yes,然后出现Model的设置窗体。点开Devices选项，如下图直接在DevType Value/Refdes 中选择要设定Model 的器件或直接在板子上点选要设置Model的器件。点选Create Model,建立该零件的Model，如下图，是一个排阻的Model。此处只要改动Single Pins这一个地方，其他默认就可。Single Pin是指各Pin的连接顺序, 中间为空格, 比如排阻有8个pin，那么就设置成1 2 3 4 5 6 7 8，即1和2是一个电阻,其它同理。如果是普通电阻电容就更简单了.只要改成1 2就行了。上面都输入好了就点击OK,完成Model的建立.点击OK退出就可以发现连接该排阻的两边的Net 都有了个Xnet属性,如下图:其它的XNet设置同上。（3） 等长设置点击，打开Constraint Manager-Net-Routing-Min/Max Propagation Delays,将要设置等长的信号线中填入Min和Max值，绕线时屏幕下方会出现显示框，如果线长不在设置的范围内显示为红色，若在范围之内为绿色，如下图。（4）方法设置等长。此方法的前提是先设置好XNet。点击Setup-Constraints-Modes，如下图，打开Relative Propagation选项。 然后点击，打开Constraint Manager-Net-Relative Propagation Delay，找到需要设置等长的XNet，右键之选中最后一项（SigXplorer）打开如下界面。打开 Set Constraints-Rel Prop Delay项，如下图打开 Set Constraints-Rel Prop Delay项，如下图填入相应的值。点击Add 将Pin Pair添加进去。点击OK完成。最后切记还要点击 File-Update Constraint Manager更新到Constraint Manager中去。以此类推设置其它的等长。5.4布线规则设置布线约束规则是PCB 布线中很重要的一步工作，规则设置好坏直接影响到PCB 信号的好坏和工作效率。设置好差分线和等长匹配后，还要设置线宽，线距，过孔等等。下面一步一步设置这些规则。约束规则在约束管理器中设置。点击约束管理器左边工作表选择区里的Pysical 工作表，然后再点击Pysical- ConstraintSet-All Layer 工作表。在右边的工作表中可以看到已经有一个默认的规则了(名称为DEFAULT)，这个规则是建立电路板的时候allegro 自动生成的，所有的网络的线宽如果没有特别指定，都是默认使用这个规则，所以要把这个规则的参数修改成自己想要的。（1） 线宽约束规则。点击菜单Objects-Create-Physical CSet 弹出Create Physical CSet 对话框，在Physical CSet 编辑框内输入规则名称，点击OK关闭对话框。在右边的工作表中可以看到增加的约束规则，并且参数与DEFAULT 是完全一样，改变其参数就可以了。例如：新建一个Power约束规则。在Physical CSet 编辑框内输入名称POWER，设置好参数，然后将该约束规则应用到电源网络上。点击左边工作表选择区的Net-All Layer工作表，建立一个Net Class 将所有的电源网络都包括在这个Net Class 中。选择菜单Objects-Create-Net Class，弹出Create Net Class 对话框。在Net Class 编辑框中输入名称POWER 点击OK关闭对话框。如下图。在右边的工作表中可以看到增加了POWER NCls。然后在这个Net Class 上点击右键弹出一个菜单项，选择Membership-Net Class，弹出Net Class Membership for POWER 对话框， 在左上角的下拉框中选择Net，双击需要添加的电源网络将它加到右边的列表框中。全部添加完后，点击OK 关闭对话框。在右边的工作表区中，可以看到，刚才选择的网络都加入到了POWER 的Net Class 中了。然后点击POWRER NCls 的Referenced Physical CSet 编辑框，选择刚才建立好的约束规则即可。（2）建立特殊约束规则。点击左边Physical 工作表下的Region-All Layer。然后选择菜单Objects-Create-Region. 弹出Create Region 对话框，输入名称点击OK关闭对话框。然后在右边工作表区里新增了一个约束规则，然后设置参数即可。 （3）设置间距约束规则间距约束规则包括不同网络之间与相同网络之间。间距规则约束比较复杂，需要考虑信号完整性、阻抗要求以及制板工艺要求等。间距规则参数比较多，约束管理器将这些参数分成了七大类，每一类用一个单独的电子表格列出来，分别是：Line、Pins、Vias、Shape、Bond Finger、Hole、BB via Gap。将这些DEFAULT值改成自己需要的参数即可。六 布线布线分为自动布线和手工布线两种。常用的是手动拉线。绕蛇形线方法：先将信号线作普通布线，然后点击图标，在Option项 设置蛇形线的参数，如下图。图6.1Active etch subclass 显示的是当前走线层；Net 显示的是当前绕线的网络名；Gap in use 显示的是当前设置的间距大小；Style 选择绕线的方式，有三种选择：Accordion；Trombone；Sawtooth；每一种前面都有个形状的小图标，一看就明白了；Centered 复选框如果选中就会在走线的两边都绕线，否则只在一边绕线；Gap 选择绕线的间距。有两种1x space 1 倍线宽；3x space 3 倍线宽；Corners 选择拐角的方式。有三种：90（90拐角）；45（45拐角）；FullArc（半圆拐角）。设置好参数后在空间大的地方点击需要绕线的走线，然后移动鼠标就可以绕出线来，这时候观察左下角的标尺，如果变为绿色说明这条走线的长度已经在设定的误差范围了，如下图图6.2七 分割平面PCB中有多个Power和Gnd网络，铺铜前要将平面层分割好。点击图标，在Option选项中Class选择Etch，Subclass选择层，点击图标，选择要分割平面的net，如下图。画完后点击Done完成平面的分割。完成后还可以用Shape-Manual Void来中心挖空的动作。并且要选择Smooth模式。 图7.1 图7.2 选择net 对于一个多层板来说，一层一层分割很麻烦，我们可以采用Z-Copy将分割好的平面Copy到别的层去。具体方法是：Edit-Z-Copy 点击Option栏选择要Copy的层，在Netname前打勾，表示Net属性也一起Copy过去。 图7.3 Z-Copy在Allegro中有正片和负片之分，一般Top层和Bottom层为正片，Power层和Gnd层为负片。正片和负片的分割方法是有区别的，正片只要将禁布区内的铜皮挖空，而负片不需要挖空，在禁布区内用Add Line的方法填满Class为Anti Etch的线条 ，不同层之间的缝隙也要用此方法填满，且线要画出板框外。但是如果转Gerber时用的是Gerber RS274X格式的话，则不需要这么麻烦，跟正片的处理方法一样，挖空就好，不需要加Anti Etch的。如果是Gerber RS274D格式的话得用Anti Etch填满的。全部分割好后就开始铺铜啦，选择Shape-Global Dynamic shape Parameters的Shape fill选项，其中Dynamic fill栏选Smooth，其他项默认，点击OK开始铺铜。 图7.4铺铜皮八 DRC检查铺完铜皮后，在转Gerber前要先检查下PCB的DRC，及检查有没有没连的线。点选Tools-Reports,如下图8.1.（1） 在Available Reports中选Design Rules Check Reports并双击之，在Selected Reports栏中就会出现所选的项。如下图，然后点击Report按钮出现图8.2所示的报告。此报告非常详细的列出了每个DRC出错的情况，可以根据报告排查出DRC Errors。 图8.1 图8.2 DRC检查报告（2） 在Available Reports中选Unconnected Pins Reports检查有无没连的线。方法同上，在此不再赘述。如下图，显示为零表明都连接上了。 图8.3 Unconnected Pins Reports 九 出Gerber文件（1） 输出钻孔文件选择菜单Manufacture-NC-NC Parameters。 将Fomat 改成：3，5。其他默认。这里要与Artwork Control Form对话框中的Fomat 一致。然后点击Close 关闭对话框。然后选择菜单Manufacture-NC-Drill Customization 更新设计文件。弹出DrillCustomization 对话框。单击Auto generate symbols 按钮，让系统动生成钻孔标记，然后弹出一个确认对话框，点击确定即可。然后点击OK 关闭Drill Customization 对话框。如下图。图9.1选择菜单Manufacture-NC-Drill Legend，弹出Drill Legend 对话框，参数选择默即可，点击OK 关闭对话框，这时在鼠标光标上就会出现一个矩形的表格，在板子周围空的地方单击鼠标左键将表格放置