Allegro原理图和PCB设计流程学习指南.docx

Allegro原理图和PCB设计流程学习指南一、非电气引脚零件的制作1、建圆形钻孔：1）、parameter：没有电器属性（non-plated）2）、layer：只需要设置顶层和底层的regular pad，中间层以及阻焊层和加焊层都是null。 注意：regular pad要比drill hole大一点。二、Allegro建立电路板板框步骤：1、设置绘图区参数，包括单位，大小。2、定义outline区域3、定义route keepin区域（可使用Z-copy操作）4、定义package keepin区域5、添加定位孔三、Allegro定义层叠结构对于最简单的四层板，只需要添加电源层和底层，步骤如下：1、Setup cross-section2、添加层，电源层和地层都要设置为plane，同时还要在电气层之间加入电介质，一般为FR-43、指定电源层和地层都为负片（negtive）4、设置完成可以再Visibility看到多出了两层：GND和POWER5、铺铜（可以放到布局后再做）6、z-copy find面板选shape（因为铺铜是shape） option面板的copy to class/subclass选择ETCH/GND（注意选择create dynamic shape）完成GND层覆铜7、相同的方法完成POWER层覆铜四、Allegro生成网表1、重新生成索引编号：tools annotate2、DRC检查：tools Design Rules Check，查看session log。3、生成网表：tools create netlist，产生的网表会保存到allegro文件夹，可以看一下session log内容。五、Allegro导入网表1、file import logic design entry CIS（这里有一些选项可以设置导入网表对当前设计的影响）2、选择网表路径，在allegro文件夹。3、点击Import Cadence导入网表。4、导入网表后可以再place manully placement list选components by refdes查看导入的元件。5、设置栅格点，所有的非电气层用一套，所有的电气层用一套。注意手动放置元件采用的是非电气栅格点。6、设置drawing option，status选项会显示出没有摆放元件的数量，没有布线的网络数量六、Allegro手工摆放元件1、place manully components by refdes可以看到工程中的元件，可以利用selection filters进行筛选。另外也可以手工摆放库里的元件。还可以将对话框隐藏（hide），并且右键 show就可以显示了。2、如何镜像摆放到底层？ 方法一：先在option选mirror，在选器件 方法二：先选器件，然后右键 mirror 方法三：setup drawing option 选中mirror，就可进行全局设置 方法四：对于已摆放的零件，Edit mirror在find面板选中symbol，再选元件 这样放好元件后就会自动在底层。3、如何进行旋转？ 方法一：对于已经摆放的元件，Edit move 点击元件，然后右键 rotate就可以旋转 方法二：摆放的时候进行旋转，在option面板选择rotate七、Allegro快速摆放元件1、开素摆放元件：place quickplace place all components2、如何关闭和打开飞线？ 关闭飞线：Display Blank Rats All 关闭所有飞线 打开飞线：Display Show Rats All 打开所有飞线3、快速找器件：Find面板 Find By Name 输入名字八、Allegro布局基本知识1、摆放的方法：Edit move或mirror或rotate2、关于电容滤波，当有大电容和小电容同时对一点滤波时，应该把从小电容拉出的线接到器件管脚。即靠近管脚的为最小的电容。3、各层颜色设置：top 粉色；bottom 蓝色；九、约束规则的设置概要1、约束的设置：setup constrains set standard values 可以设置线宽，线间距。间距包括：pin to pin、line to pin、line to line等2、主要用spacing rule set 和 physical rule set 来设置线距、线宽及过孔规则。3、Spacing rule set 主要设置线距规则。4、Physical rule set 主要设置线宽及过孔规则。十、约束规则设置具体方法1、在进行设置时，注意在Constrain Set Name选择Default。这样只要是没有特殊指定的网络，都是按照这个规则来的。2、一般设置规则：pin to pin为6mil，其他为8mil。3、Physical Rule中设置最大线宽，最小线宽，颈状线（neck），差分对设置（这里设置的优先级比较低，可以不管，等以后专门对差分对进行设置），T型连接的位置，指定过孔4、添加一个线宽约束：先添加一个Constraint Set Name，在以具体网络相对应。十一、区域规则设置1、设定特定区域的规则，例如，对于BGA器件的引脚处需要设置线宽要窄一些，线间距也要窄一些。2、setup constraints constraint areas 选中arears require a TYPE property add 可以看到options面板的class/subclass为Board Geometry/Constraint_Area 在制定区域画一个矩形 点击矩形框，调出edit property 指定间距（net spacing type）和线宽(net physical type) 在assignment table进行指定十二、创建总线1、打开约束管理器 Setup - Electronical constraint spreadsheet）2、显示指定网络飞线：Display show rats net 然后在约束管理器中选择要显示的网络3、如果要设置等长线，但是在线上有端接电阻，那么需要进行设置（x net），使得计算的时候跨过端接电阻。这就需要为每一个端接电阻设置仿真模型库，设置完成以后，就可以在约束管理器中的看到网络变为了x net4、添加信号仿真模型库：Analyze SI/EMI Sim Library 添加模型库 Add existing library local library path5、对每个新建添加模型：Analyze SI/EMI Sim Model 会显示出工程中的器件，然后为每个器件添加仿真模型。对于系统库里面的元件有自己的模型库，可以利用Auto Setup自动完成。对于系统库里面没有的模型，选择find model6、在约束管理器中，点击object 右键，即可利用filter选择需要选择的网络，可以选择差分对，x net等。7、创建总线：在约束管理器中，选择net routing wiring 然后选择需要创建为总线的网络 右键，create bus十三、设置拓扑约束十四、线长约束规则设置1、对线长的要求，实际就是设置延时，可以按照长度来设置，也可以按照延时来设置2、打开约束管理器 Setup Electronic constraint set All constraint User defined 选择在设置拓扑结构时设置好的网络 右键选择 SigXplore 在 pro delay里选择。也就是说如果要想设置线长约束，需要先定义一个拓扑结构，然后再指定这个拓扑结构的网络约束。十五、相对延迟约束规则设置（即等长设置）1、在设置相对延迟约束之前也需要先建立拓扑约束2、在拓扑约束对话框 set constraint Rel Prop Delay 设定一个新规则的名称 指定网络起点和终点 选择local（对于T型网络的两个分支选择此选项）和global（对于总线型信号）十六、布线准备1、设置颜色：Display color/visibility 其中group主要设置：stack-up，geometry，component，area2、高亮设置：Display color/visibility display选项：temporary highlight和permanent highlight 然后再在display highlight选择网络就可以高亮了。但是此时高亮的时候是虚线，可能看不清，可以在setup user preferences display display_nohilitefont 打开此选项 也可以设置display_drcfill，将DRC显示也表示为实现，容易看到。另外DRC标志大小的设置在setup drawing option display DRC marker size3、布局的时候设置的栅格点要打一些，在布线的时候，栅格点要小一些4、执行每一个命令的时候，注意控制面板的选项，包括option，find，visibility5、不同颜色高亮不同的网络：display highlight find面板选择net option面板选择颜色，然后再去点击网络。十七、差分布线1、差分线走线：route conect然后选择差分对中的一个引脚，如果已经定义了差分对，就会自动进行差分对布线。2、如果在差分布线时想变为单端走线，可以点击右键：single trace mode十八、蛇形走线1、群组走线：route 选择需要布线的飞线这样就可以多根线一起走线了 但快到走线的目的焊盘时，右键 finish 可以自动完成 再利用slide进行修线2、常用的修线命令：（1）、edit delete 然后再find中可以选择Cline（删除整跟线）、vias、Cline Segs（只删除其中的一段）（2）、route slide 移动走线（3）、route spread between voids 并在控制面板的options栏输入void clearance即可进行自动避让。十九、铺铜1、建议初学者内电层用正片，因为这样就不用考虑flash焊盘，这时候所有的过孔和通孔该连内电层的就连到内电层，不该连的就不连。而如果用负片，那么如果做焊盘的时候如果没有做flash焊盘，那么板子就废了。2、在外层铺铜：shape rectangular 然后再option中进行设置（1）、动态铜（dynamic copper）（2）、制定铜皮要连接的网络3、铺铜后如何编辑边界：shape edit boundary 就可以对铜皮就行修改边界4、如何删除铜皮：edit delete 在find中选择shape 点击铜皮就行删除5、修改已铺铜的网络：shape select shape or void 点击铜皮，右键assign net6、如何手工挖空铜皮：shape manual void 选择形状7、删除孤岛：shape delete islands 在option面板点击delete all on layer8、铺静态铜皮：shape rectangular 在option面板选择static solid9、铜皮合并，当两块铜皮重叠了以后要进行合并：shape merge shapes 逐个点击各个铜皮，就会合并为一个铜皮。合并铜皮的前提是铜皮必须是相同网络，别去铜皮都是一种类型（都是动态或者都是静态）二十、内电层分割1、在多电源系统中经常要用到2、在分割前为了方便观察各个电源的分布，可以将电源网络高亮显示3、分割铜皮：add line 在option面板选择class为anti etch，subclass为power，制定分割线线宽（需要考虑相临区域的电压差），如果电压差较小，用20mil即可，但是如果是+12V与-12V需要间隔宽一些，一般4050mil即可。空间允许的话，尽量宽一些。然后用线进行区域划分4、铜皮的分割：edit split plane create 打开create split palne，选择要分割的层（power）及铜皮的类型 制定每个区域的网络5、全部去高亮：display delight 选择区域6、去除孤岛：shape delete island 可以将孤岛暂时高亮显示 点击option去除孤岛7、尽量不要再相邻层铺不用电源的铜皮，因为这样会带来电源噪声的耦合，在电源层之间要至少相隔一层非介质层二十一、后处理1、添加测试点2、重新编号，便于装配。在原理图设计时时按照原理图中的位置进行编号的，但是这样在PCB中编号就是乱的。这就需要在PCB中重新编号，然后再反标注到原理图，步骤：Logic Auto Rename Refdes rename more 可以设置重新编号的选项 选择preserve current prefixes即保持当前的编号前缀。3、最好是在布线之前，对元件进行重新编号，否则，如果是在布线完成后再重新编号，可能会带来一些DRC错误。有一些DRC与电气特性是无关的，可能是由编号引起的，这时就可以不管这些DRC错误。4、在原理图中进行反标注：打开原理图工程文件 tools back annotate 选择PCB Editor 确定即可5、布线完成后，进行完整的检查，检查可能存在的各种DRC错误6、查看报告：tools report或者quick reports 最常用的是unconnect pin report；还有查看shape的一些报告，检查动态铜皮的状态，如果有的状态不是smooth就需要到setup drawing option中进行更新 update to smooth7、shape no net 即没有赋给网络的shape；shape island 检查孤岛；design rules check report8、在setup drawing option中可以看到unrouted nets，unplaced symbol，isolate shapes等。这只是一个大致的统计信息。但是要求所有的选项都是绿色的，即都没有错误。9、如果确定所有的设计都没有错误了，推荐进行一次数据库的检查，将错误完全排除掉。步骤：tools update DRC 选中两个选项 check 保证数据库是完整的二十二、丝印处理（为出光绘做准备）1、生成丝印层是，与电气层没有关系了，所以可以把走线以及覆铜都关闭：display color visibility 关掉etch，要留着pin和via，因为调整丝印时需要知道他们的位置。2、在display color and visibility group选择manufacturing 选择autosilk_top和autosilk_bottom 因为丝印信息是在这一层的。不需要选择其它层的silkscreen3、生成丝印：manufacturing silkscreen 选择那些层的信息放在丝印层，一般要选上package geometry和reference designator 点击silkscreen，软件自动生成这个信息4、调整丝印，先在color and visibility中关掉ref des assembly_top和assembly_bottom5、调整字体大小：edit change 在find面板选中text option面板选中line width和text block，不选择text just 画框将所有的文字改过来。line width是线宽，text block是字体大小。注意option选项中的subclass不要动，否则修改后，就会把修改结果拷贝到那一层了。6、调整丝印位置：move 选择编号进行修改7、加入文字性的说明：add text 在option中选择manufachuring/autosilk_top ，以及字体的大小，然后点击需要添加的位置，输入即可二十三、钻孔文件1、钻孔文件是电路板制作厂商数控机床上要用到的文件，后缀为.drl2、设置钻孔文件参数：manufacture NC NC Parameters 设置配置文件（nc_param.txt）存放路径，全部保持默认即可3、产生钻孔文件：manufacture NC NC drill Drilling:如果全部是通孔选择layer pair；如果有埋孔或者盲孔选择（by layering） 点击drill就可产生钻孔文件 点击view log查看信息4、注意NC drill命令只处理圆型的钻孔，不处理椭圆形和方形的钻孔，需要单独进行处理：manufacture NC NC route route 可能会产生一些工具选择的警告，可以不必理会。完成后会产生一个.rou文件5、生成钻孔表和钻孔图：display color and visibility 关闭所有颜色显示，在geometry中单独打开outline，只打开电路板的边框 manufacture NC drill legend 生成钻孔表和钻孔图 ok 出现一个方框，放上去即可二十四、出光绘文件1、出光绘文件：manufacture artwork，注意以下几个选项： Film Control：（1）、undefined line width：一般设置为6mil或者8mil（2）、plot mode：每一层是正片还是负片（3）、vector based pad behavior：出RS274X格式文件时，一定要选中这个选项，如果不选这个选项，那么出光绘的时候，负片上的焊盘可能会出问题。 General Parameters：（1）、Device type：选择Gerber RS274X，可以保证国内绝大多数厂商可以接受2、在出光绘文件之前可以设定光绘文件的边框（也可以不设置）：setup areas photoplot outline3、如果要出顶层丝印信息的光绘文件，需要先把这一层的信息打开：display color/visibility all invisible 关掉所有。4、对于顶层丝印层，需要打开以下三个选项： geometry：board geometry: silkscreen_top package geometry: silkscreen_top manufacturing：manufacturing: autosilk_top 然后，manufacture artwork film control 在available films中选择TOP，右键add 输入这个film的名字（例如silkscreen_top）这样就可以在available films中添加上了这个film，并且里面有刚才选择的三个class/subclass5、利用相同的方法，在产生底层的丝印6、添加阻焊层，先在manufacture中添加上soldermask_top层，然后再在display color/visibility中选择一个几个class/subclass: stack-up：pin: soldermask_top; via: soldermask_top geometry：board geometry: soldermask_top; package geometry: soldermask_top 再在soldermask_top右键 match display 就会让这个film和选择的class/subclass进行匹配