实验二 三线—八线译码器、数据选择器、数据比较器、二进制编码器、译码器.doc

成绩教师签名EDA技术实验报告实验名称：组合时序逻辑设计仿真测试实验地点： 科技楼322 实验批次： 10 学号 : 0900210328 姓名 ： 韦健臻 实验日期： 2011 年 10 月 18 日实验二三线八线译码器、数据选择器、数据比较器、二进制编码器、译码器Verilog 实现一、 实验目的：通过本次实验掌握三线八线译码器、数据选择器、数据比较器、二进制编码器、译码器的Verilog 语言输入方法，进一步掌握仿真器的使用方法。 二、实验要求： 1、利用Verilog 语言设计（三线八线译码器），并仿真； 2、利用Verilog 语言输入方法设计（四选一数据选择器），并仿真； 3、利用Verilog 语言输入方法设计（数据比较器），并仿真； 4、利用Verilog 语言输入方法设计BCD 译码器，并仿真； 三线-八线译码器参考程序： module exam38(a,b,c,y,en); input a,b,c,en; output7:0 y; reg7:0 y; always (en or a or b or c) begin if(en) y=8b11111111; else begin case(c,b,a) 3b000: y=8b11111110; 3b001: y=8b11111101; 3b010: y=8b11111011; 3b011: y=8b11110111; 3b100: y=8b11101111; 3b101: y=8b11011111; 3b110: y=8b10111111; 3b111: y B ) FUNC_COMP = 3b100; else if ( A B ) FUNC_COMP = 3b001; else FUNC_COMP = 3b010; endfunction endmodule 二进制编码器 /* Data Difinision */ define SW_IN0 4b0001 define SW_IN1 4b0010 define SW_IN2 4b0100 define SW_IN3 4b1000 /* ENCORDER */ module ENC ( IN, Y ); input 3:0IN; output 1:0Y; assign Y = FUNC_ENC ( IN ); function 1:0 FUNC_ENC; input 3:0 IN; case ( IN ) SW_IN0:FUNC_ENC = 0; SW_IN1:FUNC_ENC = 1; SW_IN2:FUNC_ENC = 2; SW_IN3:FUNC_ENC = 3; endcase endfunction endmodule BCD 译吗器 /* Data Difinision */ define OUT_0 10b00_0000_0001 define OUT_1 10b00_0000_0010 define OUT_2 10b00_0000_0100 define OUT_3 10b00_0000_1000 define OUT_4 10b00_0001_0000 define OUT_5 10b00_0010_0000 define OUT_6 10b00_0100_0000 define OUT_7 10b00_1000_0000 define OUT_8 10b01_0000_0000 define OUT_9 10b10_0000_0000 define OUT_ERR 10b00_0000_0000 /* DECORDER */ module DEC ( IN, OUT, ERR ); input 3:0IN; output 9:0OUT; output ERR; assign ERR, OUT = FUNC_DEC ( IN ); function 10:0 FUNC_DEC; input 3:0 IN; case ( IN ) 0:FUNC_DEC = 1b0, OUT_0; 1:FUNC_DEC = 1b0, OUT_1; 2:FUNC_DEC = 1b0, OUT_2; 3:FUNC_DEC = 1b0, OUT_3; 4:FUNC_DEC = 1b0, OUT_4; 5:FUNC_DEC = 1b0, OUT_5; 6:FUNC_DEC = 1b0, OUT_6; 7:FUNC_DEC = 1b0, OUT_7; 8:FUNC_DEC = 1b0, OUT_8; 9:FUNC_DEC = 1b0, OUT_9; default:FUNC_DEC = 1b1, OUT_ERR; endcase endfunction