CADENCE的PCB设计.doc

CADENCE的PCB设计(ALLEGRO的使用)一、ALLEGRO的基本设计步骤1、设计准备2、网表文件的调入3、布局准备及布局4、阻抗计算和控制5、PCB布线6、覆铜处理7、GLOSS功能8、字符调整等9、设计检查10、光绘输出11、光绘检查二、设计准备原理图设计并输出网表后，从project manager 点击LAYOUT进入Allegro的CADENCE的PCB设计。图1：Project Manager界面Menu BarIcon RibbonControl PanelDesign WindowStatus WindowConsole Window1 面设置为了能够快捷地操作，应该有效地设置工具条。推荐的设置如图6：图6：推荐的工具条设置在Allegro的数据库中，所有元素都有一个类属性(CLASS)或子类属性（SUBCLASS）例如，在TOP层的一根连线，它的类属性就是 Etch，子类属性就是Top。Etch类在电路板每一层都有子类属性。相似的类构成组（GROUP）例如，Etch、Pin、Via、DRC等都属于Stack-up如下图：通过控制面板的Visibility标签，可以改变Etch、Pin。Via、和DRC的各个子类。另外还可以选择Display-Color/Visibility或单击按钮来确定所有组中各类和各个子类的颜色，如下图: Selec a color Allegro 按照项目的属性分为 7个 Group。看图常用以下4个Group： Geometry - 器件外型的显示及丝印等 Manufacturing - 测试点标识（Probe-Bottom），孔径标识（Ncdrill-Figure）， 孔径表（Ncdrill-Legend）等等 Stack-up - 电路层、焊盘、过孔等等 Component - 器件位号的显示及丝印等2 屏幕操作图形的缩放用以下图标： 系统定义功能键： F9 - 缩小 F10 - 放大滑屏操作： 三键鼠标： 按住中键，拖动鼠标。 双键鼠标： 同时按住SHIFT和右键，拖动鼠标。点鼠标右键，可分别选 Done、Oops、Cancel ，完成操作、取消上一步操作、取消全部操作。ALLEGRO用户界面主要包括下拉菜单栏（Menu Bar）、图表栏（Icon Ribbon）、设计窗口(Design Windows)、命令窗口(Condole Window)、状态窗口(Status Window)和控制面板(Control Panel)：下拉菜单栏：提供了所有编辑命令图表栏 ：图示Allegro的常用命令设计窗口 ：设计区域命令窗口 ：显示信息及输入命令状态窗口 ：提示现行命令及鼠标所在的X，Y坐标。该坐标值随鼠标的移动而改变。状态窗口还有一个Stop按钮，它可以停止现行命令的运行。控制面板 ：一般在用户界面的最右端，如图2所示：其中，控制按板包括三个按钮：Option、Find及Visibility，还有一全局视窗，位于下方。为提供更大的设计空间，Allegro的控制面板允许用户根据方便移 动到屏幕任何位置，方法是：选择View-customization，就会出现如下图3所示窗口，可以根据设计者需要选择任何一种方式。 还可以通过ZOOM菜单放大缩小设计的局部或整体，或是按F10放大F11缩小，也可以用PAN命令来拖拉设计方法是：按住三键鼠标的中间或Shift+右键然后拖动鼠标。 如果要查看某个元件的信息，可以通过下拉菜单 Display-Element或是点击图标。图4如果想打开、新建或保存文件，可以点击图标如果需要帮助，可以点击图标等等3快捷键： F1 help; SF1:add connect; F2 done; SF2:grid; F3 oops; SF3:highlight pick; F4 cance; SF4:dehighlight ALL; F5 show element; SF5:redisplay; F6 property nets; SF6:slide; F7 edit vertes; SF7:move; F8 property refdes; SF8:(available); F9 window IN; SF9:write tempF10 放大； F11 缩小； 4 库路径的设置从ALLEGRO中选择setuppreferencesdesign_paths(也可从project manager中的setup进入)ALLEGRO需要设置padpath焊盘库和psmpath器件库 点击padpath后面的按钮进入钩上expand选项，点击新建插入按钮，新加一条库的路径，指到相应的焊盘库路径如上图所示的：g:zteliballegrolibzte_pads路径。同样的方法设置psmpath器件库路径到指定的库路径。如果不设置库路径则CADENCE缺省的路径是CADENCE安装库路径和当前PCB所在的physical目录。三、 网表调入：首先打开所设计PCB的模板，在模板的基础上调网表，模板就是以结构图为根据，有外形，和结构相关位置固定的器件封装，禁布区和布线区等组成的 *.brd文件。1 从Concept-HDL调入在ALLEGRO中选择file-import-logic出现网表输入对话框，选择CADENCE窗口，other窗口是用来从第三方网表的调入。如选项处如下图所选，注意import directory内要选择为项目下的worklib目录下的packaged目录，因为这个目录是存放网表的路径。如果网表正确且所有元件都已建库，这时器件和网络都已调入。若调入时出错，则错误信息存放在文件netin.log中，查看该文件内容可用File Viewlog，检查网表不能调入的原因。出现最多的错误提示为“Cant find device fileFor XX，即元件“XX”没有建库。2第三方网表的调入 Allegro除了转换自身的原理图信息到PCB设计环境外，还可调入其他EDA软件产生的网表文件（Telesis格式），但须有所调网表的器件描述文件（Device File）。1） Telesis 格式网表文件的基本结构 Telesis 格式网表文件的基本结构分为两部分：元件封装描述及网络描述，分别以关键字$PACKAGES和$NETS作为开始标志，文件结束标识为$END。 、元件封装描述格式为：Package Name ！Device Type !valuetolerance ; refdes .其中，方括号里的内容为可选项package Name-元件库文件名（扩展名为.dra或.psm）Device Type-元件的器件描述文件名（扩展名为.txt)refdes代表设计名称如U1，U2，R1，C20等,同种封装的器件可以放在一行且彼此以空格分开，一行写不完时本行以“，”作为续行符号，剩 余的refdes写在下一行。每行不多于78个字符。 、网络描述格式为：Net Name ; refdes.pin refdes.pin .其中，方括号里的内容为可选项pin代表元件的Pin number如U1.1、R5.2中园点之后的管脚编号。同一网络名的refdes.pin太多时可以写多行，每行以“，”作为续行符号，剩余的refdes.pin写在下一行。 每行不多于78个字符。这样，一个完整的网表文件如下所示（大小写无所谓）：$PACKAGESRC-0805 ! RC-0805 ; R1 R2RC-1210 ! RC-1210 ; C1 C2 C3 C4 C5,C6 C7 C8DIP16-SO ! DIP16-SO ; U1 U2$NETSA1 ; R1.1 C1.2 U1.5$END2） Device File 一个完整的Device File(例如dip14-so.txt)的内容如下（圆括号里的内容表示注释部分）：(Netlist contains device type dip14-so)PACKAGEDIP14-SOCLASSICPINCOUNT14FUNCTIONG1DIP14-SO1 2 3 4 5 6 7 8 9,10 11 12 13 14END其中， PACKAGE 说明封装符号名称，若这里没有该行内容，则在网表文件的元件封装描述部分的Package Name必须指定。若两处都有说明，则名称一定要一致，否则调入网表时会出错。 CLASS说明器件类别。共三种：IC、IO、DISCRETE。缺省值为IC。网表调入后元件并没有显示出来，经放置（PLACE）后才可见。放置元件有自动和交互式两种。在PLACEBY COMPONENT方式下就可分别选择IC类、IO类或DISCRETE类分别放置。 PINCOUNT说明元件管脚总数。该值必须与所建元件封装库的焊盘个数（包括安装孔）相等。 FUNCTION说明一个封装库中所包括的逻辑单元的管脚排列顺序。 四、规则设置Allegro是一个规则驱动的PCB设计环境。在着手布局布线之前，可以根据需要设置相应的设计规则，来约束Allegro中命令的执行，从而控制Allegro按设计者的意愿来工作，设计出满足要求的PCB产品。为了设置方便，Allegro将设置的规则分为三类：间距规则（ Spacing ）设置线、焊盘、过孔及铜皮区域（shapes）的间距。物理规则（ Physical ）设置线宽和层的约束。电气规则（Electrical）设置电气约束，如串扰、传输延迟等。Allegro环境中，从下拉菜单选择Setup-Constraints命令或点击图标调出规则设置，该表格包括两个部分：A部分和B部分:A部分B部分A部分：Standard Design Rule 设置设计数据库即PCB文件中的所有网络遵守的默认规则。如果所设计PCB并不复杂只需要设置间距与物理规则，选择该项最简单。B部分：Extended Design Rule- 如果PCB设计很复杂，需要对某些网络添加特殊规则以满足特殊的设计需要，就须选择该项进行详细规则设置，我们所设计PCB一般都会用到扩展设计规则，所以必须根据PCB设计的要求区分哪些网络需要添加特定规则。表格顶端的On-line DRC开关，可控制是否进行在线DRC检查。为了提高设计性能，对可能频繁出现DRC的地方进行操作时，可采取暂时关掉DRC在线检查，等编辑完成之后，再打开DRC检查，运行DRC。扩展设计规则（Extended Design Rules）分为五大部分如图1所示：间距规则设置（Spacing Rule Set）物理规则设置 (Physical LinesVias Rule Set)约束设计设置（Design Constraints）电气规则设置 (Electrical Constraints Set)约束区域设置 (Areas)下面就对这五部分分别进行说明，着重于间距规则设置与物理规则方面1 间距规则设置：1） 缺省间距规则设置点击space rule的value进入default间距规则的设置根据工艺要求，输入相应的间距规则，注意如果有相同网络名间也同样有间距规则要求，则将Same Net DRC改为on。2）特殊网络间距规则的设置第一步：定义特殊网络：方法是点击“图1”中Extended Design Rule部分spacing rule set下面的 按钮，然后去选择想要添加特殊规则的某个或某些网络，可以在PCB图上直接点击网线或点击控制面板上的按钮从弹出的窗口的网络中筛选相应网络，但要记得把“Find By Name”下面的选项面选择为“Net”如图所示：选择了相应的网络后就会出现如下图所示窗口：图的下半部分的窗口显示的是被选上的网络的名称。在表格中选择NET_SPACING_TYPE；并赋给一个值，如图所示：（这里填的是Diff）; 选择 赋值点击 图3点击第二步：设置值，对刚指定的网络设置一组规则：首先点击图1中Extended Design Rule部分spacing rule set下面按钮，如图所示：就会弹出右部分窗口，它分为A、B两部分A赋值Diff点击B DRCA部分首先要在A部分输入产生的该组间距规则名称，这里用Diff为例，然后点击Add，这样就产生了一组规则。这里你也可以点击Delete(删除该组规则)，Copy（复制其他规则）。规则名称除“！ ? ；”外，可以是任何字符，最长不能超过31个字符。B部分指定线、管脚 过孔及区域的间距值。只要在Spacing下的空白格里填上所需要的数据就可以了（pin to pin 焊盘到焊盘；line to pin线到焊盘等等）Same Net DRC :on或off;是控制是否检查相同网络的走线之间的间距。设置指定层规则可以对每一ETCH层设置各自的间距规则，在Subclass项目选择要指定的层，则该规则就指定给了这个层。选择元素成对组合（可选择设置）可以将规则指定给不同的线、管脚 过孔的杨对组合等等。Global意思是将设置的间距值指定给所有类型的管脚和过孔。通常在没必要区分管脚及过孔类型的情况下，都将该项设置为Global.第三步：指定表格：现在已经产生了一组规则和一类网络，必须通过Assignment table将二者联系起来。图5Assignment table显示所有当前的网络类型组合。NO_TYPE始终对应于DEFAULT类型，利用这一表格这可以将一组距离规则设置给特殊的网络类型组合。点击按钮来消除表中无指定网络规则的。第四步：设定DRC方式：点击“图4”中的按钮，弹出一个画面，在这个画面上就可以设定DRC方式了。*Batch: 全设置检查*Never: 不检查Always: 在线实时检查默认设置是Always2物理规则设置1）定义特殊网络：点击中Extended Design Rule部分Physical(line/via)ruleset下面的 按钮，然后去选择想要添加特殊规则的某个或某些网络，可以通过在PCB图上直接点击网线或是点击控制面板上的按钮从弹出的窗口的网络中来筛选相应的网络，但要记得把”Find By Name”下面的选项面选择为“Net”如图所示：选择了相当的网络后就会出现如图所示画面：下半部分的窗口显示的是被选上的网络的名称。 点击 赋值 选择第二步：设置值，生成一组规则设置：首先点击图1中Extended Design Rule部分Physical(line/via)ruleset下面按钮，如图所示：就会弹出右部分窗口，分为A、B两部分 点击A 点击 赋值B点击1、选择已有过孔 3、点击此按钮DRC 2、添加新过孔名A部分首先要在A部分输入产生的该规则名称，然后点击Add，这样就产生了一组规则。这里你也可以点击Delete(删除该组规则)，Copy（复制其他规则）。规则名称除“！ ? ；”外，可以是任何字符，最长不能超过31个字符。 B部分 设置该规则的最小线宽。可以根据特性阻抗要求对每一ETCH层设置各自的线宽，在Subclass项目选择指定的层，则该规则就指定给了这个层。可以将规则指定给不同的网络。另外还可以在图的B部分的下面的Via List Property处给不同规则选择或添加合适的过孔，在过孔的选用方面是这样的：对于金属化孔，使用圆形引线时，孔径比引线直径一般大0.2 mm（8 mil）0.6 mm（24 mil），视板厚选取，一般厚板选大值，薄板选小值；目录国内工艺的板厚：孔径=10：1这是极限值。对于板厚在1.6mm（63 mil）2 mm（79 mil）的板，孔径比引线直径一般大0.2（8 mil）mm 0.4 mm（16 mil）即可。对引线直径0.8mm(32mil)，板厚在2mm以上的安装孔，间隙适当大点，可以取0.4mm0.6mm。在同一块电路板上，孔径的尺寸规格应当少一些。要尽可能避免异形孔，以便降低加工成本。第三步：指定表格：现在已经产生了一组规则和一类网络，必须通过Assignment table将二者联系起来Assignment Table显示所有物理网络。NO_TYPE始终代表默认值点击按钮来消除表中无指定网络规则的。3约束设计设置点击Design constraints 出现如图画面: 根据自己的需要选择适当的选项后点击OK就可以了。4电气规则如果所设计的PCB已经考虑更高的性能及信号完整性，就可以通过设置电气规则来控制工具的运行。例如可以有效控制信噪传输廷迟等，这里简单的介绍一下。点击按钮，出现如图所示：然后对它的Modes、Values与Assign三个方面分别设置就可以了。5约束区域约束区域指PCB板图中具有自己的物理或间距规则设置区域。通过这种方法，可以方便的根据所需要对PCB的某个区域定义特殊规则。定义规则区域的过程如下：a 定义区域在约束主表格中的Areas区域，点击Add,则class/subcass自动设置这Board Geometry/constraint_Area.在PCB板图中画好要设约束的区域。b 给区域指定一个物理或距离属性。即Net_physical_type或Net_Spacing_Type或两者都指定。方法如下：点击 按钮后，用鼠标选中a步骤所中画的区域后就会出现如“图12”的画面，左边的Available Properties下面有一些选项，可以根据需要来选择此区域要设置的有哪几项，本图只选了比较常用的“Net_PHYSICAL_TYPE与NET_SPACING_TYPE，然后再用前面讲到的“距离规则”设置与“物理规则设置”的方法为其设置规则就可以了。分分别赋值选择五、布局准备及布局1、叠层设置根据SI分析的结果与板子的疏密来决定板子的叠层。从菜单setup-cross sectopm或者直接点击按钮，在弹出的画面中进行设置点击左边可进行叠层的添加和删除，（删除叠层时，PCB的当前层内的所有内容都要删除掉才能将层删除）一般将走线层没置为正偏，平面层设置为负偏，有关正负偏的区别在后面章节中介绍。正偏选择为conductor，负偏一般设在plane每两个铜之间都有一FR4的介质层（是半固化片或芯板。在每一层的下面可以设置各层的厚度，介电常数等等，输入完成后，可以利用CADENCE内置的工具，确认各层走线的阻抗。2 页面大小和单位等的设置从菜单setupdrawing size弹出size设置窗口。User unit：一般用MIL为单位。Size：页面的尺寸，有A、B、C、D和其它自定义的几种，根据你的PCB外形的大小设置合适的SIZE。Accuracy：尺寸的精度。Left X和lower Y是用来调整PCB在页面中的位置的，直接在里面输入相应的值，将PCB调整到页面的适当的位置，在这里直接输入将不会改变PCB的坐标原点。Move origin：移动PCB的坐标原点，这里输入值也将改变上面的X，Y的值，但它同时也将坐标原点移动了。（注意：CADENCE中很多的设置时，要在命令状态为IDLE空闲的状态下，可通过右下角的命令状态来确认。否则将不能改变设置。）3 栅格设置直接在non-etch和all etch处输入栅格大小就可以了，要根据不同的操作命令设定相应的栅格大小。比如说：在ALLEGRO中布局的时候，因为没有自动对齐功能，这时要栅格设大一点（如25）就很容易对齐，还象1.27mm的BGA用25的栅格布局，那么BGA的每个管脚都将在栅格上，FANOUT布线时用5MIL的栅格则过孔肯定将打在两PINS的中间，否则很难保证过孔的位置。等等。4 Drawing Option选项的设置从菜单tools-draw options中打开DRAW选项设置，这里主要有两项要经常设置的。DRC设置：一般设为DRC在线检测，下面是设置DRC标识的大小的，一开始可设小点，到最后检查的时候设大一些，这样不易将DRC错误漏。DISPLAY设置：主要设置以下几项：Ratsnest geometry：网络飞线的显示 jogged /straight一般选前者，否则直接相连有时看不清。Ratsnest points：网络飞线显示连接点 closest endpoint/ pin to pin。Thermal pads：显示热焊盘，选上使得平面层看起来和实际相符。filled pads：填充焊盘显示，不选则焊盘只显示出外形，看的不习惯。Display drill holes：显示出孔来，将通孔焊盘的孔显示出来。5布局1）因为在布局过程中，所有的元件都会锁定到最近的栅格。因此，布局之前要设置栅格的大小，一般设为50mil，对于密度较大，表贴元件较多的板子通常设为25mil，也可以根据各人的习惯而定。设定的方法是：Setup-Grids就会弹出窗口，只要在图中spacing处的的格子里填25然后再点击OK布局栅格就设置好了。接下来就布局了。2）手动放置元件：可以从下拉菜单Place-Manually弹出如图所示窗口自动摆放也可以通过Place-Quickplace从弹出的窗口来选择快速布局的方式，这种方式要求板图一一定要有Outline。选择上/下/左/右可将器件一次性放在outline的四周。3）移动元件：点击，选择一个元件之后，元件会跟着鼠标移动，按右键，出现弹出菜单，可以结束操作、旋转、放到反面、返回上次操作、选择下一个元件或取消操作等。OPTION选项：上面有两项组合：共有三种组合：A）ripup etch移动器件的同时和器件相连的连线将被删除。 B）stretch symbol/via移动器件的同时和器件相连的走线将跟着器件的移动而拉伸。C）两项都不选，只移动器件和连线无关。下面主要说point选项：即移动的基准点，有：sym origin器件坐标原点； body center器件的中心； user pick用户定义； sym pin器件的管脚。常用的的坐标原点，但有时也用user pick。如布局移一片器件并旋转时，如用sym orign则各处器件将以自身的坐标原点旋转，而不是我们想要的整体转，这时我们就要选择user pick来移动旋转即可。所有的FIND对话框中，是用来选择当前命令的操作对象的，如我们布局时移动器件则要选上symbol移动，后面调整字符时，就选对TEXT操作就行了在FIND的下面是通过全局搜索的方法来选择操作对象的。4）按照原理图的位置进行布局CADENCE的布局可以以原理图为基准进行，方法是在同一project manager中同时打开原理图CONCEPT-HDL和PCB ALLEGRO，并平铺开窗口，从PCB中选择命令，如移动命令，从原理图中点击SYM，则在PCB中对应的PART将会被选中移动。如图所示：5）在布局完成后，一定要检查有无元件未布局，所以要生成未布元件的报告，方法：tools-reports从弹出窗口选择Unplaced Component,如图所示：然后点击report按钮就会弹出一个报表，这个报表列举了所有没有布局的元件。然后点击些按钮首先选择该项六、阻抗计算和阻抗控制在PCB开始布线以前，最好先计算一下已定义的叠层的单线和差分线该走多粗及间距走多少才能满足阻抗控制的要求。如果无论怎么都不能满足，则要考虑重新叠层。单线的阻抗主要和叠层厚度、走线宽度、铜箔厚度、介质阻抗等有关；差分线的阻抗除和单线所述的有关外还和差分线的线间距有关。具体的计算公式，请参阅有关传输线理论方面的文档资料。现在PCB生产厂家，一般也是采用ploar的阻抗计算工具。根据走线的类型选择工具上面相应的计算模型。1、单线的阻抗。如上图计算带状线的阻抗。H的值是包括铜的厚度的。线宽一般设为W1=W+1（MIL）。W1为CADENCE中没的走线宽度。铜厚：1OZ=1.4mil，但根据PCB厂家的经验，一般为实际铜厚减0.2mil计算的结果较符合实际。对于表层的微带线这里的值为1.7mil。介电常数一般为4.34.5。另外根据经验，表层微带线计算出来的阻抗值单线-3ohm,差分-9ohm符合实际情况。这些经验值是由于表层的绿油等特殊情况造成的。2 差分线的阻抗差分线的阻抗和参数值的设定和单线的一样，只是多了一项差分线的线间距。还有表层计算出的差分线与实际比要减掉9欧姆。然后根据你所计算出的所有情况，根据PCB生生厂家提供的半固化片厚度的材料表和芯板厚度的材料表（注意：不同的厂家的材料的厚度以及材料的介电常数是不一样的，所以一定要用你的生产厂家的材料）找到相应的半固化片（注意铜厚不同半固化片是不同的）、芯板，如果没有相应的半固化片，则要考虑重新计算、叠层。七、PCB布线1、预布线（ratsnest）在布线前可以对布线长做个估计，这些鼠线可以按照我们意愿显示或隐蔽点击全部显示，点击全部隐藏。另外还可以通过Display-show rats - all- component- net来随意有选择的显示鼠线； Display-blank rats - all- component- net来随意有选择地隐藏鼠线。2 、布线布好局之后我们就可以进行布线了布线所需的工具可以从菜单栏或图标栏中选择：在布线之前首先要把布线栅格设置好，这很重要，设置栅格时，可以把各层的Spacing设计的一样，方法：从下拉菜单Setup-grids，就会弹出如图a部分画面，只要在All Etch对应的Spacing右面的X、Y的空格内分别填入值就可以了，也可以根据自己的需要各层分别设值，另外设置栅格还可以 设置一组变化的值，这样可以优化布线，得到最大的布线通道。如图b部分所示：ba图14 X与Y的值分别是5，6，5，则布线栅格变化规律为0，5，11，16。布线的步骤如下：1） 鼠标点击命令行的下拉菜单的routeConnect命令或点击图标，进入布线方式。2） 查选择控制表格中的各项设置是否正确，如层设置，线宽设置，角度设置等等。3） 确定所有设置无误后，点击需要布线的网络起点4） 根据鼠线，选择好路径，点击左键，一段一段到终点完成此线的布线设计5） 结束布线命令，点击右键，从弹出菜单中选择DONE；若想返回上一步操作 可以选择Oops；若想接着布下一个网络，选择Next；若想使本次操作无效，选择Cancel。右键中的SWAP LAYER功能也经常用到。6） 布线的OPTION选项和FIND选项。ROUTE时右边FIND选取项中能选的各项要全都选上（缺省）选上这些的意义在于连线时CADENCE能够自适应网络到你所点的最近处的这些操作对象，否则，一般情况下栅格的设置不可能刚好能保证连到这些对象上，那你画线时怎么也连不上去，始终画的是null net的空网络的走线。比如你不小心没选上PINS，则你从器件的管脚处怎么也连不到管脚上，对于新手来说，可能会经常不小心出现这种情况。下面来看OPTION选项如下图所示：ACT框：表示当前的走线层。（可选择）ALT框：经过过孔后的要变换成的走线层。（可选择）VIA：当前使用的过孔。它只有在开始画线的时候显示出过孔种类（因为不同的物理规则用的过孔是不一样的），可在画线时选择相应的过孔。NET NAME：所画线的网络名。LINE LOCK：所画的线是直线/弧？以及角度是多少。LINE WIDTH：线宽。BUBBLE：选择画线的种类：无（缺省，最好用这类，否则给推挤的一塌糊涂）/避让/推挤。SNAP TO CONNECT POINT：显示要连接到的点的层（选不选没什么关系）。REPLACE ETCH：走线时替代已画的连线，如AB间已画了一根线，再画时则替代了原来的走线，利用此功能和下面介绍的SLIDE功能将会对线的调整带来很大的方便。如图所示：3、添加过孔：在Allegro的布线工具中有三种类型的过孔l throughhole via;通孔，穿过所有层的过孔，用于某一层到任一层的连接l blind via：肓孔，用于顶可底层到内某一中间层的连接。l buried via 埋孔，用于中间层之间的连接。从制造成本与成品率考虑，建议尽量采用通孔，它最普遍，容易加工制造添加过孔的过程：1） 择RouteConnect2） 查控制的层设置是否正确点击右键，从弹出菜单中选择Add Via命令也可以双击鼠标左键，自动添加过孔。4、 SLIDE选择SLIDE按钮，进行走线的调整，CADENCE的SLIDE功能是十分有用的。首先还是对FIND选项进行操作对象选择：比如对VIA和CLINE SEGS同时操作，还是只对VIA操作等。有时线宽很宽时，如果你都选上，那么是很难调节器到过孔的。SLIDE的OPTION选项也有多种选择：上面两项是SLIDE对象所在的层及网络名。Corners：调整的角度。Max 45 len：最大45度角的斜角长度，缺省值很大，根据使用情况看，不要设的太大。Bubble：是OFF，还是推挤方式，还是避让方式，根据各人习惯选择，推荐用OFF，加为总觉得用推挤避让后线给弄的不整齐。Smooth：平滑的方法：off/small/full。选择FULL比较方便。Allow DRCs：允许DRC错误，一开始都要允许的，否则都不好画线了。5、 CUT功能/DELETECUT功能是作为其它操作的辅助操作，它是从操作对象中CUT出一部分对象来操作。它是可能结合SLIDE，DEDETE，CHANGE等功能的，以DELETE为例：DELETE命令主要要设定的选项是FIND操作对象，删除时一定要选好了对象，再删除。否则将会造成误删，因为现在至14.2的版本，ALLEGRO仍然是只能进行一次undo的。在执行DELETE命令时点右键，选择CUT，则可以删除一小段线。如图所示SLIDE命令和CHANGE命令同样操作。6、 CHANGE命令：首先同样先从FIND中选择好操作对象，可对走线，平面，丝印等操作。来看的CHANGE的OPTION：通过CLASS/SUBCLASS的选择可将对象换到想要的层上。LINE WIDTH：改变线宽。TEXT BLOCK：改变字符大小。7、添加测试点 方法如下： A) 从下拉菜单中选择Route-Testprep-Auto就会弹出如图所示窗口，填好下面的各选项如下图，然后点击OK就可以自动加测试点了，运行该程序一般不会使测试点覆盖率达100，所以此程序运行之后，还要运行 untest 程序，对PCB进行修正或手工加测试点；多次进行上一步操作，使测试覆盖率达到极限。手动添加测试点的方法是从下拉菜单中选择Route-Testprep-Greate probe，然后去点击要转成测试点的过孔，如果条件满足，就成功了，另外不可以通过Route-Testprep-Delete probe来删除已有的测试点。确认还有哪些网络没有加上测试点的方法如下：通过highlight /dehighlight高亮和去高量的方法，首先用高亮命令点亮所有的网络。再用color/visibility的global visibility将所有层都invisible ，然后只打开manufacturing/probe_bottom(测试点在底层)，只显示测试点，再用点灭有测试点网络，最后再正常显示，则被点亮的网络就是没有测试点的网络。八、覆铜处理： Allegro的覆铜处理技术可以分成两类即：正片覆铜和负片覆铜处理，如图所示： 两者各有优、缺点正片覆铜：优点：直观，所见即可得，焊盘无须flash名缺点：光绘文件数据大，不能自适应动态的布局、布线修改。负片覆铜优点： 生成光绘文件数据小，可以自适应动态的布局、布线修改。 缺点：所有焊盘必具有须flash名，以便能将Gerber文件载到Allegro后，查看结果生成正片覆铜的步骤：1） add-Shapes-Solid Fill ：画出要覆铜的边界；2） Edit-Change Net(Pick or name ) ：为覆铜区选择一个网络；3） Shape-Parameters ：选择填充方式；4） Void-auto ：选择避让方式5） Shape-Fill ：覆铜正偏覆铜的形状如下图所示：图17生成负片覆铜的步骤：1）Add-Shapes-Solid Fill ：画出要覆铜的边界；2）Edit-Change Net(Pick or name ) ：为覆铜区选择一个网络3） Shape-Fill ：覆铜负偏平面层我覆铜一般用以下步骤：1） 画好route-keepin。2） 在板四周及需要分割平面的处用anti-etch/subclass画好二维线。3） 设好要覆铜的平面层etch/subclass，执行edit-split plane-create开始覆铜。4） 选择好相应平面的网络名，OK即可。在我们填加了一块覆铜区之后，还可以对它编辑，例如修改边界、在正片是做特殊的避让等等。但是编辑之前一定要取消覆铜填充，编辑之后一定要恢复覆铜填充。如图所示：九、GLOSS功能CADENCE的GLOSS功能比较强大。如多余过孔的删除、线的平滑、自动调整线从焊盘中间出线、45度角打弧，T连接点的泪淌处理等等。下面以去除DANGLING线为例：（DANGLING线就是PCB中多余的线头）route-gloss进入GLOSS窗口，点击line smoothing左边的按钮设置dangling line消除，OK后GLOSS后就可自动消除。如图十、字符调整等字符调整主要包括下面几方面：器件位号的调整、PCB编码和条杩框等的调整，字符大小的调整方法如下：首先制定合适字型，从下拉菜单点击Setup Test Sizes弹出Test Setup窗口，设置好某个字号的字的高、宽、线宽和间距，点击OK按钮；其次修改板的字符为指定字号字的大小，从下拉菜单点击Edit Change，点击控制面板的Option按钮，如图所示：选择Text Block选项，填写设好的字号，此图以3号字为例，再用鼠标选择要修改的字符，字符以被修改过来了。器件位号的字符大小可参考表 字符字的高度字的宽度字的线宽字间距器件位号及说明文字1.27mm（50mil）0.9mm（35mil）0.2mm（ 8mil）0.13mm （5mil）器件位号（小号字）1mm（40mil） 0.8mm（30mil）0.15mm （6mil）0.1mm（4mil）其中PCB编码应标识在印制板（背板除外）的丝印层，使用丝印字符形式，表示在每个印制板TOP面的左上方。对于背板，PCB编码标识在背板BOTTOM面的右上角。PCB编码字符的大小可以参考器件位号使用Cadence中的缺省的字号定义，如下表所示，根据板上的空间选用：Cadence中的缺省的字号字宽（mil）/ mm字高（mil）/ mm线宽（mil）/ mm字间距（mil）/ mm9号93 / 2.4125 / 3.1820 / 0.531 / 0.87号69 / 1.894 / 2.415 / 0.423 / 0.65号56 / 1.475 / 1.912 / 0.319 / 0.5在摆放器件位号时应注意以下几个方面：字符的两个方向统一规定为按制图要求的两个方向。在放置纵向字符时尤其要注意；器件较密致使位号无法放置时，可以将位号放到较空处并加上引线和箭头指引。成组的器件位号无法放置时，需将位号框上并加上引线和箭头指引到器件处；PCB的器件和走线都较密时，字符将不可避免地会落在过孔上。应该对PCB上除作为测试点的过孔正常开窗之外，BGA下的过孔进行绿油盖孔和塞孔处理，其余的过孔处理成绿油开小窗，字符落在盖绿油和塞孔过孔上时，字符仍然可以辨认。为了使字符不受可能线条不全的影响，落在孔上的字符高度应大于2倍过孔的焊盘外径。十一、设计检查布局布线和覆铜都做好之后一定要做周密的检查：1） DRC检查2） 连接情况检查3） Dangling lines的检查等等4） 数据库database的检查1/2/3项检查可以通过输出报告方法来实现，如下：Tools-Reports从弹出的窗口中分别选择下面三项：如图16所示：D