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十一章 微电子与集成电路11.1集成电路（IC）：理论与工艺当今，集成电路芯片是大多数电子设备和计算机的基本电路块。这在1.3节中曾作过介绍，把集成电路微芯片定义为“在一晶片上已制作有各种元器件，包括有源器件和无源器件，且这些器件间没有外部连接。”如平面晶体管（见图8.2b）和MOS晶体管（见图10.1）之类的电子器件是这些芯片的基本单元，这些芯片具有完整的电路功能。”目前已经研制出许多种电路模块，制作这些电路模块动力有从以下四方面：1、成本；2、尺寸；3、可靠性；4、功能。先进半导体工艺的发展导致能把成千上万的晶体管制备在同一个单晶片上，这些单晶片的尺寸每边约5mm，厚约0.25mm，以低成本作为发展的原动力。集成电路的平面工艺是采用批量处理技术，把上千个电子元件同时制作在同一硅芯片上，而其成本几乎与生产一个分立晶体管的芯片差不多。因此，一个集成电路芯片上单个晶体管的成本已降到零点几个美分。最近GaAs数字集成电路芯片也已经出现，这种芯片比相应的硅芯片具有更高的开关速度。采用光刻技术在芯片上可刻蚀出许多器件，这样不但能提供同时生产出这些器件的廉价工艺，而且也可把器件的尺寸做得特别小。根据光学原理：可以分辨的器件结构的最小尺寸仅仅受用于光刻胶暴光的辐射源波长的限制，辐射源的范围可以从波长几千埃的可见光到只有几埃的电子波。单一芯片上的各个元器件相互连接所采用的工艺涉及在芯片上沉积一层金属化薄膜，然后采用光刻技术在金属化膜刻蚀出所需的图案。这种方法为芯片上的器件连接提供了一种廉价而且可靠的方案，为了制成一个完整的电子设备，这种封装电路芯片还必须与电路板焊接起来，器件失效主要来自这种封装电路与电路板的外部连接。最复杂的电路需要沉积几层金属化膜，彼此间通过介质膜进行电隔离。成本和可靠性考虑要求在同一IC芯片上尽可能最大限度的装配 (assemblage) 元器件。目前正在大力研究把数十个IC通过金属化膜连接起来，而每一个IC能执行一个完整的电子功能，从而构成一个完整的电子设备。例如计算机及外加辅助电路。然而，最近发现这些窄的金属导轨的电阻会限制这些电路的开关频率。最后，集成电路的批处理技术能经济地运用大量器件来执行单个电路功能。这种技术为这种复杂的电路设计提供了可能，这在集成电路出现之前是不可能的，因而也提高了电路功能。集成电路形式也使得生产体积小、能耗低的、广泛应用于数字电路的新型合并（merged）器件成为现实。这一章主要讨论用于集成电路生产中的各种半导体材料及器件的制备技术。介绍在制备器件过程中单晶半导体衬底上选择性掺杂的方法，例如扩散法和离子注入法。讨论构成集成电路的各种元器件，并比较这些集成器件与它们相应的分立元件在形式上的区别。介绍目前生产的Si和GaAs数字集成电路，硅模拟集成电路设计的基本要素。讨论器件小型化限制芯片上的最大器件密度的根本制约因素；研究用于预测这些电路最大工作速度和工作频率的原理，分析包括尺寸定义、材料、芯片生产、最大能耗、可靠性等主要制约因素。最后介绍计算机辅助设计在IC芯片中的运用。11.2集成电路材料当今，绝大多数集成电路都是用半导体硅作为起始材料，主要是由于这种半导体材料具有下列特性优点：（1）它的原子重量轻，而且资源充足；（2）高纯单晶硅容易生长；（3）具有比较大能带间隙；（4）通过掺杂能容易地形成p-n结；（5）优良的热导体；（6）容易形成优异的本征、电绝缘和稳定的氧化物；（7）电子迁移率高。化合物半导体GaAs的电子迁移率高于硅的五倍，但与硅上述的性能相比，GaAs有五个方面不如硅。然而，GaAs数字集成电路芯片已经研制成功，与硅芯片相比，它有优异的开关速度。这种新型芯片的基本单元是MESFET，一种比较容易集成的器件结构。Ge是一种元素半导体，电子迁移率比硅高二倍。然而，Ge不能形成稳定的氧化物，而且Ge的能带间隙比Si小，因此Ge p-n结的漏电流比较高，且只能在较低温度下工作。所以，在将来一段时间内，Si作为集成电路芯片起始材料仍将保持其主宰地位。事实上，硅是一种在自然界中含量十分丰富的元素（不是一种化合物），这使得它的制备相对简单而且经济。硅的元素性质决定了它的提纯和单晶生长比较简单，它的原子量小也说明它的质量密度低（大约与铝相当），这一点在航天应用中非常优越，因为在航天应用中，集成电路重量轻尤其重要。硅提纯技术简单，能够比较经济地获得杂质含量低于1ppb高纯硅材料。单晶硅生长的方法如图2.2所示。采用单晶硅作为集成电路的起始材料，如2.1.2节所述，主要是由于硅材料的完整性和质量的可控制性，这一点在大规模集成电路中尤为必要，因为在晶体中即使极微量的缺陷也会影响整个电路芯片的正常功能。单个硅晶片上容易地制备出p-n结，这是通过把硅片依次放入到含有施主杂质和受主杂质的气氛中，温度升高到900以上处理，或者采用离子注入得到的。这种固态扩散掺杂技术对化合物晶体不是总是有效的，但是对单质硅这种技术容易实现，且可控性好。所有电子器件的功能均会受到其内部所产生的热量的限制，半导体器件对温度特别敏感，某些细节早已讨论过。作为集成电路的起始材料，一个重要的条件是：它必须是热的良导体，主要是因为这些器件的尺寸比较小，这样其内部产生的高热量密度可以有效地传输到散热器。只要电路中各个元器件能处于相同温度，通过在稍高的温度上进行合适的电路设计，使电路正常工作是可能的。因为在室温下硅的热导率大约是金属铜的1/3，因此采用硅在高能密度下工作是可行的。硅的热导率对半导体材料来说已经是非常高了，例如Ge的热导率只有Si的一半，而GaAs则更低。此外，由于Ge的能带间隙小，热电子-空穴对的产生会使其p-n结漏电流增加，所以Ge器件最高工作温度只有100，而Si器件则可达200。由于GaAs的能带间隙较大，所以GaAs器件一般来说能在超过300的环境下工作。最后，需要着重指出的是：与其他半导体如Ge和GaAs相比，硅能形成绝缘体性良好且稳定好的氧化物，这一点在集成电路工艺中起着重要的作用。相反，锗能形成的两种氧化物：一种溶于水，另一种在高温下不稳定。GaAs的氧化物是不稳定的。SiO2是一种绝缘体，其电阻率超过1014W-cm，通常称之为石英，在高温下很稳定，其熔点超过2000。在集成电路生产中，SiO2有两个突出的用途。它的绝缘性可以作为保护膜使p-n结免受周围环境杂质的污染。此外，可以用作稳定的、高温掩模材料，能选择性阻挡施主或受主杂质进入不希望掺杂的硅片中。SiO2的这种保护性质在第5.5节已经讨论过，并通常在SiO2层表面再涂上一层SiN4可提高其保护作用。GaAs上的SiO2和SiN4沉积层起表面保护和掩蔽作用。11.2.1 晶片加工处理单片硅集成电路的起始材料的基本形式是硅单晶片，它是从如图2.2a和11.1a所示的硅单晶切割下来的。目前所用的晶体直径是5-6英寸，即大约12-15厘米。然后，用刀一样(baloney)的金刚石锯，把晶体切割成厚度小于0.5毫米的晶片。最终，象切割玻璃那样，用碳化钨刀片对硅晶片进行划片（scribe），把每个晶片分割成几千个集成电路芯片，每个芯片的面积为25mm2或更大一点的。其工艺过程如图11.6b所示。然而，在大部分生产过程中，这些硅片必须保持完整无损 (intact)，以便能进行批处理，因此一次可以同时处理几千个相同的电路。集成电路生产中，晶片分割成芯片是最后几道工序之一，是在电路封装之前进行。切割后的硅片再进行研磨和抛光。抛光的最后一步是在硝酸和氢氟酸的混合溶液中进行化学处理，目的是溶解掉硅晶片表面的粗糙部分，使单晶硅表面平整且光亮如镜。这样处理过的晶片一般是从1-10-cm P-型硅单晶切割下来的。在双极型集成电路制备过程中，把晶片放入到反应容器中，通过外延生长在硅表面沉积一层0.1-1.0-cm的n型硅单晶层。所谓外延生长是指在单晶衬底上从气相沉积一层薄的单晶层。这种化学气相生长与与液相生长（如图2-2c所示）相比显然不同。在气相生长中，晶种是一片平整的衬底片，这个衬底片暴露于含有硅的气相中，生长是在高温但低于其熔点的温度下进行。用这种方法可以制备一层簿的厚度非常均匀的n-或（p-）型层。实现气相沉积的设备如图11.2a所示。在气相生长中所用的硅气源是含有百分之几的四氯化硅或三氯硅烷的氢气，它们在1000与1200温度之间，产生硅沉积的典型的化学反应为： SiCl4+2H2=Si+4HCl（11-1）其中，盐酸（HCl）可在在气相沉积之前加入，这样做是为了对衬底表面进行预处理。在外延过程中，除了要准确地控制n-型硅沉积层的厚度外，还必须准确控制其杂质浓度，才能制备出具有合适电阻率的材料。为此，必须要把量很小且精确的施主杂质加入到SiCl4中，这种施主杂质通常以PH3的形式加入（p型层生长可引入B2H6）。制备双极型集成电路的外延源片的截面示意图如图11.2b所示，它是在p型硅衬底上外延了一层n型硅薄膜。在集成电路中的所有器件都制作在n型外延层中，P型衬底主要用作外延层沉积的基片，以便于对这层外延薄膜的操作处理。没有经过外延的p型衬底用来制备某些MOSFET存储器和数字集成电路；然而，对含有n型沟道和p型沟道器件的CMOS电路则需要用含有外延层的晶片。11.3 半导体掺杂技术半导体掺杂的一种技术是通过固态扩散向半导体内引入施主或受主杂质，这种方法需要将硅置于适当杂质的蒸汽中加热，其温度要在900以上。另一个掺杂技术是用离子注入将施主或受主杂质注入到半导体晶体中，这里掺杂原子的离子要加速到具有几十万个电子伏特的能量，然后被“射入”（注入）到半导体中。由于固态扩散技术非常简单，使得这种方法在半导体掺杂上较为盛行。在设备方面，所需要的仅仅是一个能将半导体晶体温度升至900以上的炉子。但是，这种方法必须要采用氧化掩膜技术，以保证杂质仅仅引入到根据设计所选定的某些晶片的区域中。相比较而言，离子注入则需要一个更为复杂且昂贵的加速器，而且晶片的生产效率较低。不过，通过离子注入所引入的杂质的浓度可精确控制，特别是在掺杂浓度要求较低的情况下，离子注入技术应用非常广泛。热扩散是一个较为温和的过程，与离子注入所需要的轰击相比，对半导体晶体所产生的损伤要小得多。而在离子注入之后，则需要通过热处理来消除晶体中引入的结构缺陷。11.3.1 固态扩散技术固态扩散过程，在某种意义上，可以与5.3.1所描述的硅晶格中的少数载流子扩散相类比。也就是说，在气相中的原子作无规则的随机运动，但是存在一种统计学慨率，即杂质将会进入到纯的硅晶格中，在那里与含有大量杂质的气相相比，很少有这样的掺杂原子存在。描述这些掺杂原子从气相进入固体的流动问题的数学表达式，类似于描述晶体中少数载流子的扩散方程式（7.8）。但是，杂质原子扩散不需要考虑复合问题，所以相关的方程可写为： （11-2） 这里，N(x,t) 代表在高温条件下经过扩散t时间后离晶体表面距离x处上的杂质原子密度；D是扩散系数，代表杂质掺入晶体的渗透速率。由于D与温度有关，随着温度的升高杂质原子的无规则运动变得更为剧烈，所以渗透速率加快。扩散系数随绝对温度变化的关系可写为：（11-3）式中，ED是扩散活化能，对于硅中几乎所有施主和受主替代杂质的ED为34eV，D0是随温度变化的常数。间隙扩散的活化能如金和铜仅为1eV。将D与1/T的半对数作图可得一直线，其斜率取决于ED。在低浓度条件下，硅中主要施主和受主杂质的扩散系数随温度变化的关系图如11.3所示。如果硅晶体在高温下始终与气相中浓度不变的施主或受主杂质相接触，那么晶体中的杂质分布可通过代入合适的边界条件，求解式（11.2）得到：（11-4）这里N0代表杂质在半导体表面（x=0）的浓度，假定与时间无关；erf是数学误差函数，与前面式（7.27）中出现形式一样； erfc定义为余误差函数（erfcZ=1-erfZ），它是一个表格函数（tabulated function），如图11.4a所示。如果已知N0且利用式（11.4）和图11.4a，我们可以计算出掺入到半导体晶体表面内的杂质原子分布，如图11.4b所示，图中表明在某个温度T1下，随着晶体处理的时间延长，从晶体表面外部穿透进入晶体内部的杂质浓度也变大。由于晶体通常是暴露在施主或受主杂质浓度很高的气氛中，因此晶体表面的杂质达到饱和，所以N0实际上代表在不破坏晶格的条件下杂质原子在半导体中的最大溶解度。在通常的扩散温度范围（9001300）内，各种施主和受主杂质原子在硅中的固溶度数据如图11.5所示。扩散杂质的余误差函数分布典型的用于形成双极型晶体管的发射区和MOS场效应管的源区和漏区。然而，在设计双极型晶体管基区的杂质扩散分布N（x)），很重要的一点是掺杂杂质的表面浓度要明显低于最大溶解度限，才能获得高的发射极注入效率。要达到这一点，可以通过两步扩散工艺：首先是预淀积，即是短时间的、低温下的遵循余误差函数分布的杂质淀积；随后是在尽可能没有任何沾污的惰性气体气氛中进行高温杂质推进（driven-in）扩散。在这种条件下，由求解式（11.2）所得的杂质扩散分布轮廓是服从高斯分布，可表示为：（11-5）式中，Q0是delta函数分布的杂质浓度，即表示t=0时单位表面积上的杂质浓度，在浅余误差函数分布的预淀积的情况下，Q0可近似用积分式(11.4)在沉积时间t、距离x上求得。A 扩散掩膜对于图8.2所示的平面双极型晶体管，为了形成n-p-n型结构，必须在n-型衬底晶体中依次扩散p型和n型杂质。此外，这些扩散必须有选择性地将杂质引入晶体表面的一些特定区域。硅表面上某些区域中如有二氧化硅的存在，可以阻止掺杂杂质的引入，这是由于如硼、砷和磷等杂质在二氧化硅中的扩散要比在硅中的扩散慢。这些杂质可以有效地被这种厚度适当、热稳定性好的氧化层所掩蔽，因此，用这种方法可在硅晶体表面上沟划（delineate）出所需的器件结构。氧化层中的掩膜图案可以依次用光刻技术刻画出出来。在氧化过的硅片上涂上一种液态的聚合物光刻材料，由于溶剂的蒸发，可在氧化物表面形成一层非常薄的固态薄膜。然后，用短波长的紫外光将明暗交错的图案投影在光刻胶薄膜上，在薄膜中有光吸收的区域，将会使光刻胶高聚物薄膜交连起来；随后有机溶剂中的显影过程将冲刷掉未曝光过的光刻胶，留下的光刻胶所构成的图案与投射光的图案相反，也就是说，光刻胶薄膜只存在于吸收光的区域，反之亦然。留在硅片上的光刻胶用于保护其下面的二氧化硅不暴露于湿法腐蚀剂（如氢氟酸）或干法腐蚀剂（如含氟的气体）中。通过这样的方式，采用光抗蚀薄膜可在硅片上根据设计刻蚀出氧化物掩蔽图案。气相淀积到其他半导体晶体上（如GaAs和InP）的二氧化硅或氮化硅，也可用作选择性的掩模层，阻止杂质扩散进入这些化合物半导体晶体中。B2O3、BBr3和B2H6中的硼在硅中通常用作p型杂质扩散剂，POCl3和PH3中的磷用作n型扩散剂，AsH3和As2O3用作砷源。如7.4.2中所讨论的，为了控制少数载流子的寿命，一般是从金属源中通过扩散将金引入到硅片中。金在硅中的扩散系数非常快，大约为10-5cm2/sec，所以这种扩散在800或更低的温度下就能实现。锌和镉在砷化镓中是常用的p-型掺杂剂，而锡和硒则通常是n-型掺杂剂。11.3.2 离子注入采用离子注入技术将硼原子注入到硅中的工艺，则需要有一个硼离子源和一个离子加速器，将硼离子的动能增加到几百千伏。带正电荷的硼离子是将硼气体暴露在辐射源中形成的。然后，使这些离子穿过（fall through）象电容一样的金属片和硅片之间所形成的一个很大的直流电位差。这些高能硼离子穿透进入带负电的硅晶体几个微米左右（or fractions）的距离，在那里成为掺杂受主离子。同样，n型杂质原子也可以注入到硅晶体中。离子注入的装置如图11.6所示。离子注入对于GaAs和InP中的掺杂同样也是一种重要的技术。对于半导体中的杂质的引入，离子注入与扩散掺杂相比有如下优点：1、能精确控制杂质水平，特别是低杂质浓度；2、具有非常好的浅掺杂层的深度控制；3、处理温度非常低；4、可以产生特殊的杂质分布轮廓；5、有可能注入不溶于半导体的离子。离子注入存在的缺点为：1、高能离子注入所产生的晶格损伤必须经过热退火处理或激光退火处理；2、高浓度的离子掺杂受到限制；3、在不存在严重的晶格损伤的条件下，离子注入的深度有限；4、离子穿透是各向异性的（即在各个晶向上离子穿透是不同的）；5、生产产量有限；6、离子注入设备复杂且昂贵。离子注入技术所得到的掺杂原子在半导体表面（x=0）下的分布可用高斯公式表示： （11-6） 式中，是离子流量或每平方厘米上的离子剂量；Rp是杂质离子在半导体材料中的范围，是离子质量和注入能量的函数；Rp是杂质的离散度(straggle)，因此也与离子的质量和能量有关。离子注入通常是在离子能量加速到50200keV左右以及离子流在几十个微安到几个毫安的条件下进行的。注入离子的掩模是用二氧化硅、氮化硅或光抗蚀材料制成的，这些材料也常用于扩散图形的掩模。对于高能离子注入，有时需要淀积一层如金之类的金属薄膜图案，以提供有效的离子掩蔽。离子注入的一个重要的应用是，通过在沟道区中注入一个浅的而且精确的杂质离子浓度，可极为灵敏地控制MOSFET的域值电压。离子注入的另一个应用是在p型半导体衬底中可产生一个轻掺杂的n区（反之亦然），用这种方法可以制备互补型MOSFET中的p沟道MOSFET。有关这方面的内容将在下面的章节中讨论。11.4 器件的隔离技术单片集成电路是在一块硅片上可包括大量晶体管。如图8.2b所示，一些n-p-n双极型平面器件制作在n型硅外延层中，显然，它们的集电区都是通过导体硅电连接在一起的。当然，一般来说，这不能满足电路的连接要求。因此，必需采用有效的措施把硅片上的许多器件彼此电隔离开来。通常有两种基本技术能满足这种要求：1、在各元件之间引入一个高阻抗的p-n结进行隔离；2、在各元件间生成一种非导电绝缘材料进行隔离。第一种方法是在n型外延层上的氧化物掩模中的开口处扩散出p型区，以便形成p型隔离的n型区（pocket），如图11.7a所示。目前已有其他一些稍有不同的扩散过程也可获得相同的隔离效果，且更为经济，集成密度更高。所有这些方法，电隔离都是通过阻抗高，漏电流小，反偏p-n结实现的。第二种方法是采用一层SiO2介质簿膜(1mm)包围每一个n.区（pocket），把它与非晶硅衬底隔离开来，如图11.7b所示。第三种隔离方法是采用氧化膜和p-n结两种隔离。在能采用的地方尽可能采用SiO2绝缘隔离，因为它的介电常数大约比Si小3倍。这可使相互隔离的器件间的耦合电容比较低，因而提高了器件工作频率。这种隔离技术如图11.7c所示。图中斜影线所示为SiO2隔离区，不仅具有横向隔离的功能，而且减少了单个器件所占的表面积。这是由于同发射区、基区和集电区相互连接的金属导轨之间的间隔更可能靠近的缘故。如果采用p-n结代替SiO2隔离，就必须要有更多的空间来防止p-n结的相互重叠和电短路（shorting out of ）。由于N-MOSFET中电流限制在源极和漏极之间的区域，所以包含有这些器件的集成电路不需要特殊的隔离技术，只需要一种类型的掺杂衬底。然而，就互补型（complementary）场效应管（CMOSFET）电路而言，N沟道器件需要制作在P型衬底上；而P沟道器件则需要制作在N型衬底上。因此，通常采用p-n结隔离，它允许在单一硅衬底上制备出N和P沟道MOSFET，如图11.8a所示。另一种用于CMOSFET隔离的方法是通过气相外延在晶形蓝宝石衬底上沉积一层单晶硅簿膜。由于蓝宝石是一种良好的绝缘材料，且其晶格常数与硅匹配很好。硅隔离岛是通过化学刻蚀去除掉器件间的硅簿膜来产生的。然后，在硅薄膜上依次扩入n和p型杂质，制备出如图11.8b所示的隔离器件。11.5 集成电路器件 半导体芯片表面的集成电路微型器件结构是由光刻技术勾绘出来的。硅集成电路器件制作工艺的第一步是用一种液态光敏材料涂覆在氧化过的外延硅片上。这种材料常称之为光刻胶，它通常能是一种在二甲苯（xylene）之类溶剂中的聚合物(poly(vinyl alchohol)。接着，将光刻胶中的溶剂烤干使其硬化。然后，将涂有光刻胶的硅片放在负的照相玻璃板（photographic negative glass plate）下，这个照相底版上已刻有要转移到氧化物膜上去的器件图形，形成了透明与不透明的区域。接着，用这个掩模板覆盖的硅片在紫外光辐射下暴光。在紫外光照射区域上的聚合物抗蚀剂变成相互交连，在二甲苯等溶剂中不可溶；而受到遮蔽没有光照射过的聚合物在溶剂中是可溶的。经溶剂冲洗，即显影，在硅片氧化物上留下所需要的光刻胶图形。然后，用HF酸缓冲溶液对硅片进行腐蚀， HF酸可以溶解没被光刻胶保护的二氧化硅，因此，可以选择性的去除某些区域的氧化物，而受光刻胶保护的那些区域的氧化物被保留下来。用这种方法制备得到的氧化物掩模层在以后可以有选择的阻止掺杂剂如B，P等的扩散，这种扩散是将硅片置于这些杂质的气相中，在1000C以上的温度下进行的。金属化结构的光刻同氧化物图形的制作类似，它是在整个硅片沉积金属层，然后用光刻胶保护，采用合适的酸去除不需要的金属。通常采用的金属是铝和耐高温金属，多晶硅和金属硅化物也可用于器件的金属化互连系统。以上描述的基本过程可依次重复，制造出最终的集成电路器件结构。制造单片硅集成电路器件的一系列的典型步骤如图11.9所示。器件结构的分辨率是受投射在掩模板上的辐射光源的波长限制的。根据光学的拇指 （thumb）规律：所能获得的最细线宽基本等于暴光光刻胶所用的辐射波长。采用远紫外线（0.2-0.3mm）所能得到的图形线宽为0.5mm。对于线宽尺寸更小的器件，可采用电子束辐射，因为固有的电子波长可以达到几个埃。光刻工艺本质上允许基本的微型电路能在一个直径6英寸或更大的半导体晶片上重复几千次以上。图11.9中所描述的所有工艺步骤都可批量生产。这说明了微芯片集成电路制备技术具有重要的经济优势，每一个晶片上能制备成千上万的电路，并且许多晶片可一次性加工；每个电路中可以包含几十万个诸如晶体管之类的器件。在半导体晶片处理完成以后，进行划片并分离成分立的电路芯片，芯片边长一般为几mm或更大一些。然后这些芯片采用半自动机械方法单独进行封装和引线焊接，不再是批量生产。因此，后道工艺大大增加了制造成本，目前已经研究发展了一些工艺技术，可一次性把所有引线焊接好，并可批量生产。梁式引线（beam-lead）技术是其中的一个工艺，一次可同时电渡所有的引线，从14到上百根引线。上述描述的微型芯片加工工艺适用于任何半导体材料的集成电路制造。图11.9为硅双极型晶体管IC微芯片制造工艺过程的示意图。Si MOSFET 集成电路的制造在许多方面具有相似的工艺，但较为简单。GaAs微芯片数字IC的制作最近已经实现。这些电路的基本模块是MESFET。用GaAs或其他化合物半导体制作的光学耦合ICs正在研究发展之中。虽然具体的制造技术不同，但是光刻技术常用于微结构的勾画以及其他几个制备工序，它们在结型制作中已作描述。对于GaAs，由于缺少自然的、稳定的绝缘氧化物，以及在GaAs表面存在高密度的表面态，MOSFET技术显然是不可行的。但是，对GaAs ICs的主要兴趣是由于GaAs与Si相比具有更高的电子迁移率和峰值速率。至此，我们已描述了集成电路的制造工艺，下面将讨论集成电路中的各种元器件。着重强调单片集成电路中的各种器件和相应的分立器件间的差异。11.5.1 硅集成晶体管和二极管图11.10a表示一个硅n-p-n双极型晶体管在典型集成电路中的截面图，这里要注意这个器件是怎样用p-n结将器件与P型基底进行电隔离的，也要注意集电极、发射极、以及金属基极接触端是做在Si片的上表面，这是因为它们之间所有相互连接必须做在这个单片集成电路芯片的顶表面（图11.11）。这恰好与图8.2a所示的分立的平面晶体管结构相反，分立器件的集电极接触是做在芯片的底部。与分立的晶体管相比，集成晶体管中的集电区到集电极接触端路径较长，这说明集器组件具有较高的固有的集电极串联阻抗。采用掩埋n+-集电极，即图11.10a中所示的低阻抗区，是为了有效缩短这个高阻抗的集电极电流通路。与p-n-p型结构设计相比，通常优先使用n-p-n型晶体管结构，因为在n-p-n型晶体管结构中，从发射极输运到集电极的是具有高迁移率的电子。对于这种器件，能产生更高的频率和更快的开关速度。但是，在特定的电路中，需用p-n-p双极型晶体管与n-p-n 器件互补 (complement)。制造这些器件的工艺是与制造具有垂直（vertical）结构的互补 （complementary）n-p-n和p-n-p 器件的一次性工艺是不相容的。但是，n-p-n型基区采用的p型扩散可同时用来制备“横向”（lateral）p-n-p 晶体管的发射极和集电极，如图11.10b所示。横向p-n-p晶体管通常在发射极和集电极之间有相当宽的间隔，因此这种器件有较低的电流增益、较低的频率特性和较慢的开关速度。大量的集成电路线性放大器将这种器件用作极性反转（polarity reversal）、电平位移（level shifting）和电流电源，在这些应用中增益与频率特性是不重要的。垂直p-n-p晶体管应用在p型集电极能与衬底相连接的结构中（图11.10a）。P型沟道MOSFET器件仅需一次P型扩散，如图11.10c所示。将这种结构与图11.10a所示的双极型晶体管结构比较，证实了早先关于MOSFET制造技术简单的论述，尤其是MOSFET电路不需要隔离袋 (pockets)。它们是自隔离的，因为电流被自动限制在Si表面上源与漏极之间的一个窄小的P型沟道区内。集成电路中的二极管，实际上是一个晶体管结构，只是用Al金属化结构把两个区域连接在一起。例如，晶体管的基极与集电极连接在一起形成二极管的一个电极，而发射极形成另一个电极。其他任何两个区域都可以连接在一起，形成一个不同的二极管结构。这种二极管的电学性能是由究竟那两个区域连接的情况来决定的。图11-11d是集成二极管的一种形式。11.5.2 集成扩散电阻分立电阻的形状通常是由高阻抗材料构成的金属薄膜的形状，如Ni等。这些金属薄膜也可沉积到集成电路芯片上的氧化层或绝缘层上，然后用光刻勾画出薄膜电阻的形式。如是这样，则在集成电路制备工艺中，还需引入另一个材料和另一个工艺步骤。而扩散电阻在Si双极型晶体管集成电路中，通常用于限制电流和建立偏压。集成电阻的通常形式如图11.10e所示。它是由埋藏在N型区域中的一个狭长的P型扩散区域组成，因此由p-n结进行电隔离。在这个P型区扩散进入Si片的同时也扩散进入双极型集成晶体管的基区。正是这种与标准扩散技术的相容性说明了扩散电阻在双极型ICs中的广泛应用。扩散电阻的阻值R是用扩散区域的深度为W的方块电阻s 来定义，因为R=L/A=s /W（见图11.10e），这里，s是指为单位表面积上的电阻。因为扩散电阻的基本材料是半导体，它的阻值随温度变化有相当大的变化范围。实际上，硅集成电阻的变化值为3000ppm/,相反，Ni金属薄膜电阻的变化值仅为50ppm/ 。但是，集成电阻随温度的变化对数字开关电路来说是不重要的，因为这种电路仅需要维持两个分立的电路状态，即ON与OFF，并不需要精确的电阻值。然而，线性放大器电路对电阻数值的控制的要求要严格得多。在通常使用的微分放大器集成电路中，只要求一对电阻随温度变化要匹配，这个问题在集成电路制备工艺能自动解决，因为成对的两个电阻是同时生产的且在硅芯片上极为接近。阻值范围在50-30000W的电阻用这种工艺很容易制备。高阻值的电阻占据太大的芯片面积，因此在经济上是不合算的。11.5.4 集成电容很自然地我们可以想象硅集成电路芯片上的二氧化硅层可以用作平板电容器中的电介质材料。在硅集成电路芯片中常用电容器的实际形式如图11.10f所示。这种三明治式结构中的上层是金属化薄膜，中间部分是二氧化硅绝缘体，下层基本上是重掺杂的N型Si，与Si接触的金属化层。不足的是二氧化硅的相对介电常数只有3.9，但在其他方面它是一个优异的绝缘材料。由于目前能大量生产的、没有针孔的、最簿的二氧化硅仅仅几百埃，因此用这种方式制备所能得到的单位面积电容只有3500pf/mm2。但是，一个平方毫米在集成电路芯片上已占据了相当大的一个部分。实际上，每平方毫米的面积上可以集成几千个晶体管。所以很显然，在集成电路中集成电容的使用受到了限制。这说明了为什么在集成电路中一般采用直接耦合的放大器电路，在那里不需要隔离电容或旁路电容。11.5.4 集成的肖特基二极管肖特基二极管在加速数字开关电路中有其重要应用。这种多数载流子器件的集成形式如图11.10g所示，与n-p-n双极型晶体管的集电极结并联（shunting）。由于这种金属-半导体二极管结构简单，它频繁应用于晶体管-晶体管逻辑（TTL）数字集成电路中以减少在逻辑电路的饱和状态中的存储时间。为此，这种二极管的阳极同晶体管的基极相连，而阴极与集电极区相连。这种肖特基二极管的金属化可以同集成电路的金属化同步进行，因此与标准的集成电路技术是相容的。对于金属-硅肖特基接触，要在二氧化硅中刻蚀出一个通孔把半导体暴露出来，这种蚀刻过程与杂质扩散在氧化物中开口的腐蚀方式相同。肖特基二极管的低的势垒高度和开启电压使得它能在集成注入逻辑（I2L）ICs中用作耦合部件。它也能在GaAs数字逻辑电路中用作MESFET的控制栅极。图11.11为一个简单的单片Si集成倒相（转换）(inverter)电路，从图中可看出，金属化结构限制在Si片上表面，金属化通路最后终止在硅IC芯片边缘上的正方形焊盘上，以致可使纤细（20mm直径）的金引线或AL/1% Si的引线与之相连接。然后，这些金属引线与封装件上的各种金属接线柱相连接。铅焊的普遍方法是通过热压焊或超声焊，如图11.12a和b所示。在更为复杂的集成电路中，需要几层金属化结构来提供所必须的电连接而没有任何金属导轨的交迭(crossovers)。为了实现这一点，不同的金属层间需要用合适的介质薄膜来把它们相互隔离。用于器件相互连接和导电通路的最常用材料是Al和掺杂的多晶Si。但是，由于Al原子质量很轻，可能会通过所谓的电迁移过程被传导电流的电子所移动。这种电迁移作用会在金属化结构中产生空洞，从而使IC失效，尤其是对高密度电路，在这种电路中采用的金属导轨很窄，因此电流密度很高。如果在Al中加入少量的Cu将会明显减少这种金属化结构失效的平均时间，同时通过简单的蒸发工艺就可实现。然而，更直接的解决办法是采用高熔点的重金属，如W、Ti、Ta、Mo等，它们可使电迁移达到最小化。这些金属的沉积可用稍为复杂的工艺即称为溅射来实现。此外，金属硅化物系列，如TaSi2、Wsi2和TiSi2等，也可用于金属化结构。掺杂的多晶硅薄膜电阻率太高不能用于高速电路。对于绝缘隔离层，通常采用SiO2和Si3N4 。掺氧的多晶硅薄膜也可用作相邻导电层间的隔离层。11.6 数字集成电路（Integrated digital circuits）集成电路芯片是电子计算机的基本建筑块，芯片上包含有各种类型的半导体器件，它们互相连接以致具有完整的电子功能。某些芯片进行数字运算，而其它一些具有模拟或放大功能。目前大部分制造的芯片是用Si作为初始的半导体材料，近年来GaAs集成电路已经发展起来，并展示出比硅集成电路具有更高的运算速度。然后在目前，硅芯片生产更为廉价。电子逻辑门是大多数数字电路的基本单元，逻辑是基本的两位制电路；当处于ON时，代表数字1，并导通；当处于OFF时，代表数字0，为非导通（或相反）。通常，由前一个驱动门驱动下一个门而本身又被前一级门驱动。这些门的连接组合具有诸如算术运算的计算机功能，或在电子记忆单元中储存信息。在微处理机或单片机（computer-on-chip）中，将这些计算功能组合在一起。本书的目的并不是讨论计算机的原理和制作工艺，而是讨论在数字电路芯片设计中，通常使用的几种基本的逻辑门。11.6.1 硅数字集成电路在硅数字集成电路设计中，采用各种类型的逻辑门。有的电路采用双极型晶体管开关，而有的采用MOSFET开关器件。通常，在需要最大开关速度时，采用双极型晶体管；然而MOSFET电路的布线简单，可以达到很高的器件密度，因此广泛应用于大的存储芯片和逻辑芯片。两个应用最为广泛的双极型晶体管逻辑门是晶体管-晶体管逻辑（T2L）或发射极耦合逻辑（ECL），下面分别加以介绍。A T2L基本的双输入T2L（Transistor-Transistor Logic）门如图11.13（a）所示，晶体管Q1是输入器件，输入电压V1和V2分别加在n-p-n晶体管Q1的两个发射极上。推挽（Push-pull）输出由推拉输出电路（totem pole）的输出器件Q3和Q4提供，输出电压V0从Q3集电极上取得。分相（Phase Splitting）晶体管Q2驱动两个输出晶体管Q3和Q4，箝位（clamping）二极管D防止在输入端负尖峰的输入。下面将考虑输入电压V1和V2开始是加在地电势上（地电势的参考电压为零伏）。此时电流通过电阻R1、Q1的基区和二个发射极传导入地。因为导通硅发射极p-n结的压降为0.7伏，加上前级的输出电压为0.2伏，所以VB1相对地电势大约为0.9伏。我们来跟踪电流经过Q1的集电结和Q2的发射结流入地的路径，可见这个0.9伏的电压是由这两个结共享的，因此通过这个路径流入地的电流是很小的。所以Q2的状态将是“关”即不导通，只有很小的集电极漏电流通过电阻RC2。这样，Q2的集电极电压和VB4将大约等于VCC，即为5伏。相应地Q2的发射极电势和VBE3将接近地电势，即为零伏。这将使Q3保持“关”的状态；然而由于Q4的输入是高电势，因此它将工作在有源模式，导致输出电压V0成为两个二极管的压降（Q4的发射结和二极管D），低于VB4即3.6伏。因此，当输入电压V1或V2是低时（0.2伏），逻辑门的输出电压V0是高的（3.6伏）。现在考虑两个输入V1和V2都升高到3.6伏的情况。输入晶体管Q1的基极电势不可能升到2.1V以上，因为这个基极电势构成了三个二极管上的电压降；这三个二极管分别为Q1的集电结，Q2和Q3的发射结。这里需注意输入晶体管Q1的两个发射结反向偏置而集电结正向偏置，所以它处在反向有源工作模式。Q1的反向增益设计得很低，以便可以确保忽略前级“关”状态时的沟道电流。由于Q3被驱动处于“开”的状态时，输出电压V0下降到大约为0.2伏，这相当于一个导通的双极型晶体管的饱和电压。因为Q2导通，这使它的集电极电压VB4大约为0.9伏，即相当于二极管电压VBE3加上Q2的饱和电压。由于输出电压V0是0.2伏，所以这两个二极管（Q4的发射结和二极管D1）上只有0.7伏的压降。这样可保证Q4处于“关”状态。因此，当两个输入电压V1和V2都很高时（3.6伏），逻辑门的输出很低（0.2伏）。这构成了“非”（negative）（输入高电势，输出低电势，反之亦然）“与”功能，因此这种逻辑电路称为两端输入的“与非门”（NAND gate）。下面考虑这样一种情况，即输入很高使得输出V0很低，同时输入晶体管Q1处于反向有源工作模式的情况。如果降低其中一个输入电压，那么，Q1将被置于反向饱和模式，因此可提供了一个低阻抗的路径来释放原先储存在Q2中已经饱和的电荷，这样将加速关闭逻辑门电路。因此Q1的作用不仅作为一个电路的耦合单元，而且促使Q2的关闭，进而关闭输出晶体管Q3。这种推拉输出（totem pole）驱动电路在驱动下一级时具有速度上的优势。当Q4处于正向的有源工作区时，它具有低的输出阻抗，这是因为它的发射极输出器作用（emitter follower action）将会加速负载电容CL的充电，这个充电过程代表对下一级电路的输入。这样制造的TTL电路一般能够驱动10个相似的电路，也就是能提供最大输出端数(fanout)为10。每门的平均功耗典型为10毫瓦；数字信号从输入端到输出端的所需时间，即传输延迟为6纳秒；所需提供的电压在4.75到5.25V之间，电路工作的温度范围为-55到125。B 肖特基箝位T2L 当前制造的T2L电路芯片有很多类型，例如标准、低功率、高功率以及肖特基T2L芯片。这些电路代表了在功率损耗和传输延迟（propagation delay）间选择的折中方案（tradeoff）。如果图11.13（a）所示电路中的电阻值减小，那么所得到的驱动开关晶体管和下一级逻辑门的电流就会提高，会导致电容器更迅速的充电，因此具有更快的开关速度。然而T2L是逻辑电路的一个饱和形式，它会受到少子电荷在晶体管基区和集电区储存速度的限制（参看9.6.2节）在11.5.4节中已经证明，肖特基二极管与晶体管的基-集电结旁路（shunting），由于肖特基二极管低正向电压降（0.30.4V）的电压限制效应，可以有效地阻止器件驱入深饱和态。因此，在标准T2L电路中，所有晶体管都可能有效地被肖特基嵌位，最大可能地（for the most part）避免电荷储存效应。肖特基箝位T2L NAND 门电路如11.13（b）所示，图中除Q4外，所有晶体管的基-集电极结被肖特基二极管旁路（shunted），而Q4终是处于有源工作模式而不进入饱和模式。在这种肖特基T2L电路中，加入驱动晶体管Q5以提高Q4的开关速度，因此也即加快了输出电压V0向电池势拉升（Pull up）的速度。这个器件还引入了附加的二极管电压降，因此就不需要标准的T2L电路（图11.13（a）中的二极管D1。晶体管Q6用作快速拉下（pull-down） 器件，其作用是替代图11.13（a）中的RE2，提供接地的低电阻通路，并通过抽取Q3的储存电荷关闭Q3。最后需注意，在肖特基门电路中的电阻值相对于标准的T2L门是降低了，这样可进一步提高开关速度。对于相同的功率损耗，肖特基门的传输延迟要比标准的T2L门缩短23倍。 C. 发射极耦合逻辑（ECL）发射极耦合逻辑(Emotter-coupled logic)，即电流模式逻辑，是一种工作在非饱和区的电路。在这种电路中，始终是被限制在工作区，没有少子电荷存储出现，因此在逻辑电路系列中是最快的工作电路。图11.14（a）是标准的ECL OR-NOR门的示意图。这种逻辑电路基本输出是由一对差分（differential）晶体管Q2和Q3组成。固定的参考电压VR加在Q3的基极，通过这个双输入ECL门电路中的Q2或Q1输入到门（the gate）。比较大的电阻RE用作输入级的电流源。简化的ECL门输入电路示意图如图11.14（b）所示。Q2和Q3能精确匹配，因为它们在芯片上的位置相互靠得很近，且是同时制造的。因此，在输入电压V2等于VR时，输入电路是平衡的且由Q2引导的电流等于由Q3引导的电流。这两个晶体管所引导的总电流是由电流源I0提供。然而当V2的电势稍高于VR（大约0.1V）时，几乎所有的电流I0是由Q2传导，结果使输出电势降低V02降低；如果V2低于VR，几乎所有的电流I0是由Q3传导，以致V02上升。这就构成了非（NOR）门功能。如果输出电压为V03，高的输入电压会导致高的输出电压，反之亦然，因此构成与（OR）门功能。仔细选择电路元件，以致晶体管仅在有源区和截止区工作，决不会进入饱和区，从而少子电荷存储效应可以避免。这说明仔细设计的ECL电路能够使其传输延迟在亚纳秒范围内。在实际ECL电路中（图11.14a），电流源I0（图11.14b）由大电阻RE提供。当输入电压V1和V2均高时，两个输入晶体管Q1和Q2共享通过RE电流I0。非（NOR）和与（OR）输出取自Q4和Q5的发射极输出器，它们均工作在有源区，因为它们的集电极处在最高电势，即零电势，而基极电压总是低于地电势。这两个发射极输出器具有低的输出阻抗，可为下一级逻辑门提供更多的电流驱动，它们发射结上的电压降也会提供一个二极管压降，使输出静态电压达到等于输入电压的水平，以致可以实现前一级驱动下一级。对于给定的驱动电流，输入电容充电所需小的输入电压偏离（excursion）（0.1V）减小了充电时间，因此可减小开关时间。由于发射极输出器的驱动，这类逻辑电路的输出（fanout）典型值为20或更多。典型的输出延迟时间为1纳秒，当采用氧化物隔离工艺时，输出延迟时间可获得亚纳秒。然而，要获得这样高的速度，引起的功率损耗要达到20mW或更多。D 集成注入逻辑（I2L）集成注入逻辑（Integrated-injection Logic）或合并晶体管逻辑（merged transistor logic）采用双极型晶体管，这样的集成可以在每个芯片上提供非常高的门密度，不需要p-n结隔离，每个门的功率损耗也很低。这类电路的基本逻辑门是由横向的p-n-p双极型晶体管作电流源和垂直的n-p-n晶体管多集电极作输出组成的，如图11.15（a）所示。这些器件合并的性质（merged nature）如图11.15（b）和11.15（c）所示，图（b）为两个I2L基本单元的标准芯片布图，图（c）为基本I2L单元的截面图。注意图中横向p-n-p晶体管和纵向n-p-n晶体管。所有n-p-n晶体管的发射极都与衬底相连接，所有p-n-p晶体管的发射极（即注入极）均与p-型注入极轨道（injector rail）相连接。p-n-p的基区与n-p-n的发射区相同；p-n-p的集电区是n-p-n的基区，因此称为合并晶体管。这种基本单元的开关工作可以作如下描述：p-n-p用作电流源，如果基极输入B高（0.7V）（图11.15（a），那么n-p-n晶体管门传导电流，处于饱和区；同时集电极C1和C2电势低（0.1V），代表晶体管的饱和电压。在这种情况下，由于高的输入电压，说明前一驱动级处于截止（OFF）（图11.16），电流由p-n-p源提供。当基极输入B电压低时（0.1V，即前一级的饱和电压），p-n-p为前一导通（ON）级提供电流。因此I2L逻辑功能是由p-n-p电流源的电流控制的。当逻辑门处于导通（ON）时，p-n-p晶体管给n-p-n提供电流；当处于截止（OFF）时，提供电流给驱动电路。这类电路的输出是由多极集电结提供。典型的I2L逻辑电路如图11.16（a）所示。I2L的主要特征是：相对小的功率损耗和传输延迟，以及芯片上高的器件密度。后者主要