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触发器是数字电路中的基本逻辑单元。触发器按其稳定工作状态可分为双稳态触发器、 单稳态触发器等。这些触发器都可用分立元件和集成元件来组成。本章主要介绍集成双稳 态触发器。双稳态触发器又分为基本RS触发器、同步RS触发器、D触发器、J-K触发 器等。以及由触发器和逻辑门组成的计数器，译码与显示电路。 第一节 集成触发器 一、基本RS触发器 基本RS触发器是由两个“与非”门(G。和Gz)交叉联接而成，如图8一la所示。图 中Q和砭是触发器的两个输出端，在正常情况下，两者的逻辑状态保持相反。这种触发器 有两种稳定状态：一种稳态是Q一1，砭一0，称为置位状态(“1”状态)；另一种稳态是Q一0， 砭一l，称为复位状态(“0”状态)。 输出端为Q的“与非”门的输入端，称为直接置位端或直接置“1”输入端(&)；输 出端为砭的“与非”门的输入端，称为直接复位端或直接置“0”输入端(RD)。在图81b 的图形符号上，用输入端的小圆圈表示用低电平作输入信号，或者叫低电平有效。 下面根据与非门的逻辑关系及门G。和G。的逻辑表达式 QSDQ， (81) QR。Q， (82)来分析触发器的输出和输入的逻辑关系。 (1)当RDo，SD=1时，门G：有一个输入端为“o”，所以砭输出为“1”，而门G：的两个输入端全是”l”，所以Q为“0”。即不论原状态如何当良。=0，S。一l时，触发器的输出Q：0。因此，RD输入端称为置“0”端或复位端。 (2)当RD一1，孓=0时，门G。有一个输入端为“0”，其输出端Q为“l”；而G。f-1的两个输入端全为“l”，其输出端砭为“0”。所以sD端称做置“l”端或置位端。 (3)当良。一SD一1时，则触发器保持原有状态不变。其原因如下：设原状态是Q一1Q一0，则此时G。门的两个输入端全为“1”，而Gz门的输入端中已有一个为“0”(即Q=o)，此时若G。门的另一输入端S0为“l”，Gz门的输出也不会改变，仍为“1”。可见触发器原有状态不变。同理，若原来状态为Q一0，一Q=1，触发器的状态也不会改变。 (4)当RDSD一0时，两个“与非”门的输出端都为“l”，这就达不到Q与砭的状态 244 、 应该相反的逻辑要求。同时，一旦输入负脉冲去除后，触发器将由各种偶然因素决定其最 终状态，故结果不定。 根据以上讨论，可以列出触发器的真值表，见表81。 S R Q 1 O 1 O O 1 1 O O 1 不变 不定 综上所述，基本RS触发器具有两个稳定状态，一个是Q=1，一个是Q一0；它具有直接置“1”和置“0”的功能；当RD一1，S。一0时，Q一1(置“l”)，当RD一0，一1时，Q一0(置“0”)；它具有存储和记忆功能，当RD=1，SD=1时，Q不变，实现存储和记忆作用。触发器用负脉冲触发，并且避免负脉冲同时加到两个输入端。 二、同步RS触发器 基本的RS触发器，是由输入信号直接控制触发器的翻转，而实际应用中，常常要求触发器在某一指定时刻按输入信号所决定的状态触发翻转，如计数器、寄存器等。这个时刻可由外加时钟脉冲CP(或称同步脉冲)来决定。这种受时钟脉冲控制的触发器称为同步触发器、时钟触发器或称为可控RS触发器。 同步RS触发器的逻辑原理图和图形符号如图8-2所示。该电路由两部分组成：由与非门G-，Gz组成的基本RS触发器和由与非门G。，G。组成的输入控制电路。R。，sD端是直接用负脉冲复位、置位端，一般在工作之初，要使触发器处于某一指定状态时，在RD或SD端输入一负脉冲。在触发器工作期间不需直接置位、复位时，应使RD，SD处于高电平。R，S端是信号输人端。CP端是时钟脉冲输入端，也是控制端。CP脉冲是个矩形脉冲。 下面简要说明同步RS触发器的输出和输入关系。 设CP脉冲加入前，触发器的输出为Q“，CP作用之后的输出为Q计1，Q”称为现态，Q一-245称为次态。CP端平时是低电平，即CP一0，加入cP脉冲时，为高电平，即CP一1，也就是说CP是一个正脉冲。CP信号控制输入门的开通和关闭，使触发器的输出按一定的节拍随输入信号而变化。 当CP一0时(时钟脉冲未到来)，门G。和G。都有“0”，所以不论R，S的输入信号是“0”还是“l”，G。和G。门的输出都是“l”，即G。一G。一l，基本R S触发器将保持原状态不变。也就是说，当CP一0时，输入G。门、G。门被封锁，输入信号不能进入触发器，所以触发器的状态保持不变。 当CP一1时(时钟脉冲到来时)，S，R信号通过门G。，G。反相后加到由G，和G。组成的基本RS触发器上，使Q和砭的状态跟随输入状态的变化而改变。 R一0，S一1时，G。门输出为“l”用G。一l表示，G。门输出为“0”用G。一0表示，因此，QG，一l，砭一G。一0，使触发器置“1”。 R一1，S一0时，G。一0，G。一l，因此，砭一l，Q一0，使触发器置“0” R一0，S一0时，G。一G。一l，因此，触发器不改变状态。 R一1，S一1时，G。和G。门的两个输入端全为“1”，故G。一G。一0，触发器状态不定，这种情况应避免。 触发器的输出和输入的逻辑关系可用状态转换真值表来表示，见表8一Z。 S R Q” Q”+1 说 明 0 0 0 O 0 1 0 1 输出状态不变 O 0 1 l O 1 O O 输出状态与S的状态相同 1 l O O O 1 l 1 输出状态与S的状态相同 1 1 1 1 0 1 1” 1。 输出状态不定根据表8-2所示的逻辑关系，即可相应地画出G。，G。和Q，砭端的波形，如图83所示。 根据表82所列同步R S触发器的逻辑关系，可得到同步RS触发器的特性方程(称输出状态方程) Q”+-一S+RQ”， (83)同时要求 RS一0。 (8 4)246 综上所述，可控RS触发器具有记忆、保持功能；具有置“0”，置“l”功能，此外，触发器还具有计数功能，只要把触发器的R端与Q端相连，把S端与砭端相连，接成计数状态，如图84所示，每来一个计数脉冲CP，触发器就翻转一次，触发器翻转次数反映计数脉冲的数目。这种接法的触发器称为计数型触发器。 l 图8 4计数式RS触发器 a逻辑原理图；b图形符号 上述计数型触发器存在的严重问题就是空翻。例如触发器的原状态为Q一0，砭一1时， 则RQ一0，SQ一1，当CP由。一1时(CP的上升沿)1触发器动作，使G。一l，G4_ 0，并使Q一1，砭一0，电路翻转一次，须注意这时R，S输八，静f足态也已翻转，假如CP脉 冲高电平持续时间较长，R，S的状态改变又会引起输出Q及砭的又一次翻转或多次翻转， 造成触发器动作混乱，产生所谓空翻现象。一个CP脉冲期间，触发器多次翻转是不允许的， 必须设法改进。 三、D触发器 同步RS触发器存在两个问题：RS一1时，状态不定；有空翻现象。D触发器 采用维持一阻塞工作方式，可以克服上述问题。 D触发器的逻辑电路如图85所示。该触发器由六个与非门组成，其中G。和G：构成基 本Rs触发器，Gs，Gt，G。和Ge组成维持一阻塞电路，CP为控制端，D是信号输入端。 (1)在CP一0时。这时门G。，G；输出部为“l”，基本RS触发器的两个输入端全是 “1”，故触发器输出状态不变。也就是，G。，G。门被CP信号封锁，输入信号D暂存于G。 门和G。门中，触发器作好输出状态更新的准备。 (2)在CP=1时。触发器在CP的上升沿处更新输出状态。这时，G。和G。打开，它们 的输出状态由G。和G。的输出状态决定，即由输入信号D决定。 当D一0时，使Gs一1，Gs一0，从而使G。保持1，G。变成0。这时，G，和G：组成的 基本触发器得到互补的输入，其输出状态为Q一0，砭一1。 247 图8 5 D触发器 a一逻辑电路图；b图形符号 当D一1时，使G。一0，G。一l，从而使G。保持1，G。变成0。触发器的输出状态为Q一1、砭一0。 根据以上分析，可知D触发器的输出状态与D端的状态相同，即：Q卅1一D。 其真值表见表83，波形如图86所示。 D Qn Qn+1 说 明 0 O l 1 0 1 0 1 0 0 1 1 输出状态与D端状态相同 根据表8-3可列出D触发器的特性方程为 Q计1一D D触发器维持一阻塞作用是通过四根反馈线实现的，如图85a所示。 当QD一0时，在CP一1期间，G。一l，G。一0通过反馈线l将门G。封锁，因而，不论输入信号D如何变化，都不会影响G。的输出和触发器的输出，保持触发器的Q一0状态。故反馈线1称为置“0”维持线。由于门G。维持“l”态，门G。通过线2，在CP一1期间G。一0，从而封锁G。门，使Q不会出现“1”态，故反248 馈线2叫做置“l”阻塞线。 当QD一1时，在CP一1期间，因为G。一0，G。一l，G。=0，通过反馈线3，G6 f-j被 封锁，D变化时，G。变化不致影响G。，从而维持了输出Q=1的状态，故反馈线3称为置 “1”维持线。与此同时，G。的输出为“0”，通过反馈线4，封锁了G。门，使G。不会出现 “o”，从而阻止了Qo，故线4称为置“0”阻塞线。也就是说。在CP一1期间，Q一1时，l 不论D怎样变化，由于有了3和4反馈线，触发器输出的“1”态不会变化。同样，在CP一 1期间，Q=0时，不论D怎样变化，由于有了1和2反馈线，触发器输出的“o”态不会变 化。这样，不会出现空翻现象。 四、JK触发器 主从JK触发器也是一种无空翻的触发器，它的逻辑电路和图形符号如图87所示。共 用九个与非门，门G，、G。组成基本RS触发器，门G。、G。是G。、G。的控制门。G。、G。、 G。、G。组成可控RS触发器，称为从触发器。同样，G。、G。、G，、G。也组成一个可控R S触发器，称为主触发器。它有两个输入端J和K，有一个控制信号输入端CP，CP信号通 过反相器G。又产生一个负的CP信号，利用CP信号同时控制两个可控Rs触发器，使整 个触发器工作分成两步进行。RD、SD是直接复位端和置位端。它的工作原理可分4种状态 加以说明。 (1)J一0，K一1。在时钟脉冲到来之前，如果触发器是“0”态，即Q一0，砭一1，则G。门因为J=0被封锁，G，门因为Q一0也被封锁。所以CP一1时也不会影响触发器的状态，仍保持原来的“o”态。 在时钟脉冲到来之前，如果触发器处于“l”态，即Q一1，砭一0，则G。门被封锁，而 249 G，门处于待开启状态。所以，CP一1时，一方面经G。门输出低电位，封锁了G。门和G。门， 起到隔离主与从触发器的作用；另一方面通过G，门输出低电位，将主触发器置“0”，即G。 门输出高电位，G。门输出低电位。这种状态一直持续到时钟脉冲的后沿到来的时刻。当CP 端从“1”态变为“0”时，一方面将G，门和G。门封锁，避免产生空翻；另一方面经G。门 输出高电位，打开G。门和G。门，将主触发器的状态反相后送到从触发器的输入端，即G。 门输出低电位，G。门输出高电位。这种状态相当于置“0”信号，将从触发器置“0”，使Q一 0，砭一1。 可见，在J一0，K=1的情况下，不管触发器的原来状态如何，在时钟脉冲的后沿到来 之后，触发器总是处于“0”态。 (2)J一1，K一0。由于电路结构的对称性，根据上述的分析可推论出，在J一1、K一 0的情况下，不管触发器的原来状态如何，在时钟脉冲后沿到来之后，触发器总是处于 “1”态。 (3)J一0，K一0。此时G，门和G。门都被封锁，时钟脉冲对电路不起作用，因此触发 器仍保持原来的状态。 (4)J一1，K一1。在CP=1的期间，G，门的输出等于砭，G。门的输出等于Q，使主 触发器处于砭的状态。因此，当时钟脉冲后沿到时，从触发器的Q状态就要翻转为砭的状 态，即原来为“0”态，现在变为“l”态；原来为“1”态现在变为“0”态。可见，J一1， K一1时，触发器具有记数功能，也就是说，每过来一个时钟脉冲，触发器就翻转一次。 综上所述，可得主从JK触发器的真值表8一“ J K Qn Q”+1 说 明 O 0 O 0 0 l 0 1 保持原态 0 0 1 1 0 1 O 0 置“0”(同J端状态) 1 1 O O 0 1 l 1 置“l”(同J端状态) 1 1 1 1 0 1 1 0 计数 根据主从JK触发器的特性表，可得J_K触发器的特性方程： Q卅1一JQ”+KQ” (85) 图87所示的主从JK触发器由9个“与非”门构成，实际上常做成单JK或双JK集成触发器。图88所示为T079型TTL双JK集成触发器的外弓I线j列图。图8-8 T079型TTL双JK触发器的外；l线排列图图89所示为集成多输入端主从250 JK触发器的典型结构图，VTt和VT7-代替了图87所示触发器中的G。，G。和G。以及 G，Gz，VT，和VT 7，组成了从触发器和一个反相器。将图87和图89比较，可以看出， 集成主从JK触发器中，输入端J和K改为多输入端，J=J。J：J。，K=K，K。K。特性方程仍 为：Q卅1一J砭”+KQ”。 第二节 寄 存 器 寄存器是数字电路中基本逻辑部件之一。它是用来暂时存放数码的部件。寄存器具有 以下逻辑功能：可在时钟脉冲的作用下将数码或指令存入寄存器(称为写入)，从寄存器中 将数码或指令移出(称为读出)等逻辑功能。 在数字电路中数值或指令通常以二进制数码表示，由于一个触发器可以存储一位二进 制数码，所13ff-进制数码的寄存器可用触发器构成。寄存器根据功能的不同分为数码寄存 器和移位寄存器两种。 一、数码寄存器 数码寄存器的主要任务是存放和传送数码。因此，电路除有触发器外，还必须有能起 控制作用的门电路相配合，以达到只有接到寄存指令时，才能把输入的数码存贮起来，以 及只有接到取出指令时，才能把寄存的数码输出去。 四位二进制数码寄存器如图810所示。它是由基本RS触发器及非门组成的。A。，A。， A，A0为四个寄存器数码的输入端，数码是“1”就用高电平输入，数码是“0”就用低电 平输入。舔端是置“0”输入端，若想使寄存器置“0”，可在更D端输入负脉冲。C端是存 人指令输入端，也叫存入脉冲端。要存人数码时，在C端加一正脉冲即可。 251 寄存数码的过程(设要寄存的数码为“1010”)如下。 首先清“0”。在R。端输入置“0”负脉冲，即每个触发器的RD一0，因为C端为“0”关 闭了G。G。四个与非门，使每个触发器SD一1，因而寄存器中四个触发器的状态为 “0000”。清“0”后，RD端信号应回到高电平。然后，将被存的数码以高、低电平加到A。， A：，A。，A。数码输入端，即A。一l，A。一0，A。一l，A。一0。最后，在C端输入存入正脉 冲(平时为低电平，输入时是高电平)。于是四个输入与非门(G。G。)全开，信号进入触 发器SD端，凡是输入数码为“0”的与非门，输出不变，仍为“l”，凡是输入数码为“l”的 与非门，输出变为“0”。所以触发器的四个SD端分别为S。一0，SD。一l，SD，=0，SD。一l。 这时RD端已全为“1”，根据基本RS触发器的输出和输入的关系，可知四个触发器的输出 为Q。一l，Q。一0，Q。一l，Q。一0，故寄存器中四个触发器的状态为“l010”和输入数码相 同，这时数码寄存完毕。 数码输入到寄存器后，各触发器输出的状态，须在下一批数码置入后才会发生变化。 二、移位寄存器 在逻辑电路中，常常需要既能存贮数码，又能使数码移位的逻辑电路，这类电路叫做 移位寄存器。 移位寄存器分为左移、右移单向移位寄存器，和又可向左、又可向右移位的双向移位 寄存器。这里仅介绍左移位寄存器。 图811所示为一个由D触发器组成的四位移位寄存器逻辑图。数码是从最低位D。的输 入端一个个依次输入，输出是从最高位Q。端一个个取出。接线的特点是，低一位触发器的 输出，接到高一位的输入D端，各个触发器的CP端都由一个移位脉冲端控制。 1存入数码的过程 先将寄存器清“零”，即Q。一0，Q。=0，Q。一0，寄存器的状态为“0000”。假设要依次 存入的数码为ll01，则从D。端输入数码的最高位“1”(数A。A：A。A。中的A。)，与此同时， 在CP端配合输入一个移位脉冲，在移位脉冲的上升沿，各触发器的状态变为0001。接着在 252 -D。端输入第二个数码“l”，并同时配合输入第二个移位脉冲，在第二个移位脉冲的上升沿，各触发器的状态变为0011。就这样，在相配合的移位脉冲作用下，数码从D。端依次输入，一个一个存入寄存器。四位二进制数码经过四个移位脉冲后，都存入了寄存器。数码是从D。端依次输入的，这种方式为串行输入。四位二进制数码存入寄存器后，也可同时输出，称为并行输出；也可以在Q。端一个一个依次再串行输出。在移位脉冲作用下，数码输入时各触发器的状态变换情况见表85。 。 触发器状态移位脉冲CP个数 输入数码 Qa Q2 Q1 Qo 输入端D。 O O O000 A35l 1 1 0 0 0 1 0Az21 2 l 0 0 、 1 Al0 3 O 0 1 1 0 A021 4 1 1 0 1 2数码串行输出的过程 如果已存入的数码要从Q。端依次输出，可使D。一0，并再加入四个移位脉冲，这时寄存器中各触发器的状态变化如表86所示。从表86可以看到，又经过4个移位脉冲后，二进制数码ll01就依次经Q。端向左输出了。 触发器状态 移位脉冲CP个数 输入数码 Q3 Q2 Q1 Qo 0 O l 10 l 1 O 1 0 、 0 2 O 0 、 0 0 3 O 1 0 0 0 4 O 0 0 0 0 O253 第三节 数制和码制的概念 一、数 制 用数字量表示物理量的大小时，仅用一位数码往往不够用，因此经常需要用进位计数 的方法组成多位数码使用。我们把多位数码中每一位的构成方法以及从低位到高位的进位 规则称为数制。 在数字电路中经常使用的计数制除了十进制以外，还经常使用二进制和十六进制。 1十进制数 十进制是日常生活和工作中最常使用的进位计数制。在十进制数中，每一位有09十 个数码，所以计数的基数是l0。超过9的数必须用多位数表示，其中低位和相邻高位之间 的关系是“逢十进一”故称为十进制。例如101101+010。 这样，每一数码处于不同的位置时(数位)，它代表的数值是不同的。例如，数354可写为 3543X102+5101+4100 上述十进制数表示法，也可扩展到表示小数，不过这时小数点以右的各位数码要乘以 基数的负幂次。例如，数8125表示为 81258100+110_1+2101+510。 从计数电路的工作状态来看，采用十进制记数法是不方便的。因为构成计数电路的基 本想法，是把电路的稳定状态跟数码对应起来，而十进制的十个数码必须由十个不同的电 路稳定状态与之对应，这样在技术上存在许多困难，而且也不经济。因此在数字电路中一 。 般不直接采用十进制记数法，而采用二进制记数法。 2二进制数 1 二进制数与十进制数的区别，在于数码个数和进位规律不同。在二进制数中，每一位 只有0和1两个数码，所以计数基数为2，低位和相邻高位问的进位关系是“逢二进一”，故 称为二进制，即1+110(读作壹零)。所以，二进制数的计数规律为每当本位是1又要加 1时，便将本位变为0，同时向前进位，使前面一位加l。二进制数与十进制数的对应关系 见表87。 十进制数 二进制数 十进制数 二进制数 0 1 2 3 4 5 6 7 0 1 10 11 100 101 110 111 8 9 10 1l 12 13 14 1 5 ： 1000 1001 1010 1011 1100 1101 1110 1111 ： -254 从表87中可以看出一个规律，即在二进制数中，数码l出现在第一位(从右向左数)， 表示十进制数l，可写成20；数码1出现在第二位“10”，表示十进制数2，可写成2t；数码 1出现在第三位“100”，表示十进制4，可写成22。例如二进制数“1101”可写作： 1101123+122+021+120 其中23，22，21，20，称为数码所在位置的“权”；上式称为二进制数的按权展开式。 一个二进制数按权展开后，再按十进制的运算规律进行计算，就可以得到相对应的十 进制数。例如ll01相当于十进制数的l3。 为区别二进制数和十进制数，用“( )z”符号表示括号内为二进制数，用“( )10， 符号表示括号内为十进制数。例如： (1011)。一l23 4-022 4-121+120一(11)，。， (1101)2=121 4-120+021+122一(325)1。， (0101)20 X 20 4-121 4-0 X 22 4-123一(0625)，。 二、数制转换 同一个数，采用不同进位制表示时，尽管形式不同，它们之间都存在一定的相互转换 关系。 1二一十转换 把二进制数转换成为等值的十进制数称为二一十转换。 任意一个二进制数8转换成十进制数只要根据展开式 B=b。一。2“1 4-b一。2”2+4-b。21 4-b。20 4-b一，21 4- 4-b一。2一。 (86) 将待转换的二进制数按各数码每位的值展开成一个多项式，求出该多项式的和就可以了。例 如： (1101Ol)2123 4-122 4-021 4-1 X 2。4-021 4-12 2 8+4+1+025一(1325)lo 2十一二转换 所谓十一二转换，就是把十进数转换成等值的二进制数。 1)整数的转换 十一二转换中整数部分的转换采用逐次除2取余法：用2逐次去除待转换的十进制整数， 直至商为0时终止。每次所得的余数即为二进制数码，先得到的余数在低位，后得到的余数 排在高位。例如，将25转换成二进制数： 2【25余l6。 212余0bl 2 1 6余06。 23余l6。 2 f l余lb。 、 、 255 所以 (25)，。=(64b3b2bbo)z一(11001)。 2)小数的转换 十一二转换中小数部分的转换，只要把这个数的小数部分不断乘以2，直至小数为零或 达到要求的精确度为止，每次所得整数就是二进制纯小数从高位到低位的各位数码。 例如，把0625转化为二进制时，可写成： (0625)。一6 12叫+6一：21+6 32。+642_4+显然，把(0625)10乘以2后， 所得积的整数就是b一。，而余下的小数部分为(6一：2_1+6。2-2+)；再将其小数部分 乘以2，所得积的整数就是b一。；继续用2乘余下的小数部分，便得到b。，b一。，直到余下 的小数部分为0或达到所要求的位数为止。这样0。b_lb一。b。6 4就是十进制数0625的二 进制形式了，即 06252125整数1b l， 025205整数o6 2， 05210整数1b 3， 所以(0625)10一(0101)2。 例如，将057转换为二进制小数，转换到四位二进小数为止： 0572114整数1b l， 0142028整数ob一2， 0282056整数o6。， 0562112整数1b 4， 所以(057)。一(01001)。，有兴趣不妨继续做下去，会发现到若干位数之后将出现循 环，形成无限循环二进制小数。 三、码 制 不同的数码不仅可以表示数量的不同大小，而且还能用来表示不同的事物。在后一种 情况下，这些数码已没有表示数量大小的含意，只是表示不同事物的代号而已。这些数码 称为代码。 为了便于记忆和处理，在编制代码时总要遵循一定的规则，这些规则叫做码制。 例如在用四位二进制数码b。b。6，b。来表示l位十进制数的09这十个状态时，就有多种 不同的码制。通常将这些代码称为二十进制代码，简称BCD代码。 四位二进制数码有l6种组合，而在二一十进制中，仅需要十个数字，所以只要选取其中 十种组合就可以组合成二一十进制代码。表8-8列出了常用的三种二一十进制代码。 二进制数码 十进制数码 b3 bz bt bo 8421码 Z421码 5421码 0 0 0 0 0 0 0 1 0 0 1 0 O l 2 0 l 2 0 l 2256 二进制数码 十进制数码 b3 b2 6l bo 8421码 2421码 5421码 d 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 3 4 5 6 7 8 9 3 4 5 6 7 8 9 3 4 5 6 7 8 9 在二一十进制中，常把四位二进制的每位数码l所对应的十进制数称为该位数码所具有的权，并用四位数码的权，作为各种二一十进制代码的名称。例如“8421”代码，系指b。位的权为238；b。位的权为224；b。位的权是21-2；b。位的权为201。同理“2421”代码，系指b。位的权为2；b：位的权为4；b，位的权为2；b。位的权为1。 例如把(246)10分别用“8421”代码，和“2421”代码表示，则为 “8421”代码：0010 0100 0110。 “2421”代码：0010 0100 1100。 第四节 计 数 器 能完成计数功能的逻辑电路称为计数器。计数器电路的种类很多，按功能分，有加法计数器，减法计数器和可逆计数器，按计数制分，有二进制计数器和十进制计数器；按计数的进位方式分，有串行计数器和并行计数器等。本节仅介绍采用JK触发器构成的二进制计数电路和十进制计数电路。 一、二进制异步加法计数器 二进制只有两个数码。由于双稳态触发器有“l”和“0”两种状态，故一个触发器可以表示一位二进制数。四位二进制数，就要由四个触发器来表示。二进制加法，就是“逢二进一”，即0+11，1-t-110。逢到本位是l，再加1时，本位便变为0，而向高位进位，使高位加l。因此，用咒个触发器就可以表示一个咒位的二进制数。图812所示为用主从JK触发器组成的四位二进制加法计数器的逻辑图。计数脉冲加257 到最低位触发器的CP输入端，而高一位触发器的CP端与低一位触发器的Q端连接。计数 之前，先在各触发器的RD端加一负脉冲，使触发器F。F。均处于“0”状态，即Q。Q。均 为“0”，这种情况称为计数器清“0”。 由主从JK触发器的功能可知，当JK一1时(J，K悬空就相当于处在高电位)，触发 器的CP端每输入一个脉冲，触发器的状态就改变一次。 当第一个计数脉冲的下降沿来到时，触发器F。由“0”变“1”。Q。由“0”变“1”产 生的是正跳变，这对F。不起作用。这时计数器呈“0001”状态。 当第二个计数脉冲的下降沿来到时，F。由“1”变“0”。由于Q。由“1”变“0”产生 一个负跳变送到F。，于是F，由“0”变“1”，但F。产生的正脉冲对F。不起作用。这时计数 器呈“o010”状态。 如此继续下去，就实现了二进制加法计数，各触发器的计数状态见表87。 图813所示为二进制加法计数器的工作波形。它与表89所示的各触发器状态一一对 应。由波形图还可看出，每经一级触发器，输出脉冲的周期就增加一倍，即频率降低一倍， 因此一位二进制计数器是一个二分频器。当触发器的个数为n时，最后一个触发器输出的脉 冲频率将降为输入脉冲频率的12“。 二、二进制异步减法计数器 二进制减法的运算法则是：l1得0，o一1得1并向高位借1。所以减法计数器的最低 258位触发器，每输入一个计数脉冲就翻转一次；而对于相邻的高位触发器，则只有当低位触发器由“0”变“1”时，即低位向高位输出位信号时，高位触发器才翻转一次。 输入脉冲序号 Q3 Q2 Ql Q。 ， 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 O 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 1 1 0 O O 0 1 1 1 1 O 0 1 1 0 0 l 1 0 0 1 1 0 0 1 1 O 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 图814所示是用主从JK触发器组成的二进制异步减法计数器的逻辑图。它与图811所示逻辑图不同，低位触发器是由Q端连到高位触发器的CP端。这样当触发器的Q端由“0”变“1”时，Q的输出由“1”变“o”，从而产生一个负跳变，作为向高位的借位信号。 进行减法计数之前，应先将各触发器全部置“l”，这称为计数器“置全1”。显然，“置全1”的信号应加在各触发器的置“l”端(SD端)。 计数前首先发“置全1”脉冲，使计数器呈“llll”状态。当第一个计数脉冲的下降沿259来到时，F。由“1”变“0”，一Q。由“0”变“1”，这个正跳变对F。无影响，这时计数器呈“1110”状态。当第二个脉冲输入后，F。由“0”变“1”，由于Q0由“l”变“0”产生一个负脉冲(即借位信号)，使F。由“1”变“0”，Q，由“0”变“1”，它对Fz无影响，计数器呈“ll01”状态。 如此继续下去，每输入一个计数脉冲都使计数器减l，因而实现了二进制减法计数。各位触发器的计数状态见表810。 ， 输入脉冲序号 Q3 Q2 Q1 Qo O 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 1 1 1 1 1 1 l 1 0 0 0 0 0 0 0 0 1 1 l 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 0 1 O 1 0 1 0 1 0 1 0 1 0 1 0 三、同步二进制加法计数器 。 异步计数器的缺点是计数速度慢，级数越多，计数的时间越长，因此计数脉冲的最高频率受到限制。如果计数脉冲同时输入到各个触发器的CP端，其翻转情况由各触发器的输入来决定，这样就可以克服上述缺点。这种计数器就是同步式计数器。 同步二进制加法计数器中各触发器控制端的控制规律可以从表89中找到，由这个输出状态转换顺序表可以看出，计数器中最低位触发器每接收到一个时钟脉冲就要翻转一次，而以后的各级触发器则要在前级各触发器输出端Q均为l时才能翻转，因此用四个JK触发器构成四位二进制同步加法计数器时用前级触发器输出端Q来控制后级触发器，如图81 5所示。当某个触发器的前级触发器各Q端均为高电平后，时钟脉冲后沿时该触发器才能翻转。相反，若前级触发器Q一0，当时钟脉冲后沿时不会翻转。 下面简介JK触发器组成的同步四位二进制计数器电路的工作原理。计数前，由RD端加一负脉冲清零，使各F的状态为“0000”由于Jo K0一1，故输入第一个计数脉冲后，F。 260 翻转，Q。由“o”变为“l”；其它F则因J、K端部为0，第一个计数脉冲来后，状态不变。 各触发器的状态为“0001”。输入第二个计数脉冲后，F。和F，同时翻转，各触发器的状态 变为“0010”。输入第三个计数脉冲后，F。由“0”变为“l”；F。则由于计数脉冲来时其J， K，一Q。一0，故状态不变；F。则由于计数脉冲来时其J：一K。一Q，Q。一0，状态也不变；F。 的状态也不变。故第三个计数脉冲后，各F的状态为“0011”。其余计数脉冲输入后，各F 的状态变化见表89。 四、十进制计数器 由于人们习惯于十进制计数，因此许多场合还必须应用十进制计数器。十进制计数器 是在二进制计数器的基础上组成的，由于这种计数器的基础仍然是二进制，故常称之为二一 十进制计数器，简称十进制计数器。 十进制数有十个数码，要求电路元件有十个状态与之一一对应。显然，一个双稳态触 发器是无法做到的。但是，前面所述的四位二进制计数器，一组元件(四个双稳态触发 器)可表达16种状态，自“0000”“1111”。因此，要利用四位二进制计数器，并设法在 16个状态中取出l0个来代表十进制数码。如何取法有多种方式。最常用的是8421编码方 式。这种编码方式是在四位二进制计数器的16个状态中取出前面十个状态(“0000” “1001”)，用它们代表十进制数09十个数码，后面6个状态(“1010”“1111”)去掉。 1异步8421码十进制计数器 JK触发器组成的8421码十进制计数器的逻辑图如图816所示。由8421码的编码表可 以看出，当计数顺序从049时，十进制的计数顺序与二进制的计数顺序没有区别。它们的 差别是从l001(相当于十进制的9)再加l时，对十进制来说，应回到0000并向高位送一 进位信号。为了使l001加1后回到0000，必须把触发器F，、F。保持在“