LED数码管驱动电路设计.doc

8实训6：LED数码管驱动电路设计与实现深圳职业技术学院Shenzhen Polytechnic实训(验)报告Training Item编制部门：电信学院 编制人：温国忠 学生姓名： 王伟科 编制日期：2011.8.20项目编号Item No.06项目名称ItemLED数码管驱动电路设计训练对象Class微电子技术专业学时Time4课程名称Course可编程逻辑器件应用教材TextbookCPLD/FPGA应用技术目 的Objective1.熟练使用Quartus II，掌握整个CPLD/FPGA开发流程；2.掌握LED数码管静态显示的Verilog HDL设计方法；3掌握LED数码管动态显示的Verilog HDL设计方法实训2 LED数码管驱动电路设计与实现一、实训设备、工具与要求1实训设备、工具PC电脑、FPGA开发系统、Quartus II应用软件。 2实训要求 每位学生独立完成项目的制作并撰写实训报告； 项目制作完成后由制作者按“验收标准”测试功能与参数，指导教师验收并登记成绩； 项目经指导教师验收后，由学生将全部实验设备整理后交指导教师验收并登记； 实训结束后1周内交实训报告。二、实训涉及的基本知识1.请画出七段LED数码管显示电路的输入输出结构2.列表描述共阴七段数码显示电路的输入输出关系和显示结果？ 七段数码管显示电路输入七段数码管显示电路输出LED显示字形in3 in2 in1 in0gfedcba000001111110000100001101001010110112001110011113010011001104010111011015011011111006011100001117100011111118100111001119三、实训综合电路（七段译码器电路框图）四、实训步骤1. 阅读Altera CyclongII 开发系统用户手册，画出七段数码管的电路图和连接引脚。信号clkled6led5led4led3led2led1led0rstscan3scan2scan1scan0引脚PIN_W12PIN_W7PIN_AA9PIN_Y9PIN_AB8PIN_AA7PIN_V9PIN_W9PIN_AA3PIN_AB9PIN_AA8PIN_W8PIN_V8值2.设计应用工程，将十进制的0-9的BCD码转换成七段数码管的显示码（组合逻辑电路）十进制数码0123456789二进制码0000000100100011010001010110011110001001程序设计：module qiduan(data_in,data_out);input 3:0 data_in;output 6:0 data_out;reg 6:0 data_out;always(data_in)begin case(cnt)4b0000:data_out=7b0111111;4b0001:data_out=7b0000110;4b0010:data_out=7b1011011;4b0011:data_out=7b1001111;4b0100:data_out=7b1100110;4b0101:data_out=7b1101101;4b0110:data_out=7b1111100;4b0111:data_out=7b0000111;4b1000:data_out=7b1111111;4b1001:data_out=7b1100111;default:data_out=7b0000000; endcaseendendmodule3. 设计应用工程，四个数码管依次静态显示“1”、“2”、“3”、“4”； module ledjt(rst,scan,led);input rst;output 3:0 scan;output6:0 led;reg 3:0 scan;reg6:0 led;reg state;always(rst)beginif(rst=1b0)state=2b00;elsestate=state+1;endalways(state)begincase(state)2b00:scan=4b0001;2b01:scan=4b0010;2b10:scan=4b0100;2b11:scan=4b1000;endcaseendalways(scan)begincase(scan)4b0001:led=7b0000110;4b0010:led=7b1011011;4b0100:led=7b1001111;4b1000:led=7b1100110;default:led=7b0111111;endcaseendendmodule4. 设计应用工程，单个数码管显示从模10计数功能；程序设计：1、 分频器模块module div(clk,rst,clk_1hz);input clk,rst;output clk_1hz;reg clk_1hz;reg 24:0 cnt;always(posedge clk or negedge rst)beginif(rst=1b0)begincnt=0;clk_1hz=1b0;endelse if(cnt=25d26214399)begincnt=0;clk_1hz=clk_1hz;endelsecnt=cnt+1b1;endendmodule2、 计数器模块 module cnt10(clk_1hz,cnt,rst);input clk_1hz,rst;output 3:0 cnt;reg 3:0 cnt;always(posedge clk_1hz or negedge rst)begin if(rst=1b0)cnt=4b0000; else if(cnt=9) cnt=4b0000; else cnt=cnt+1b1;endendmodule功能仿真图3、 LED译码器模块module qiduan(cnt,data_out);input 3:0 cnt;output 10:0 data_out;reg 10:0 data_out;always(cnt)begin case(cnt)4b0000:data_out=11b00010111111;4b0001:data_out=11b00010000110;4b0010:data_out=11b00011011011;4b0011:data_out=11b00011001111;4b0100:data_out=11b00011100110;4b0101:data_out=11b00011101101;4b0110:data_out=11b00011111100;4b0111:data_out=11b00010000111;4b1000:data_out=11b00011111111;4b1001:data_out=11b00011100111;default:data_out=11b00000000000; endcaseendendmodule 4、顶层模块module led_1(rst,clk,led);input rst,clk;output 10:0led;wire 10:0led;wire clk_1hz;wire 3:0 cnt;div u0(.clk(clk),.rst(rst),.clk_1hz(clk_1hz);cnt10 u1(.clk_1hz(clk_1hz),.cnt(cnt),.rst(rst);qiduan u2(.cnt(cnt),.data_out(led);endmodule5. 设计应用工程，LED数码管动态显示1、2、3、4Verilog HDL设计；程序设计： 1、计数器模块 module ledtest(clk,rst,scanclk);input clk,rst;output scanclk;wire scanclk;reg 23:0 cnt;always(posedge clk or negedge rst)beginif(rst=1b0)cnt=24d0;elsecnt=cnt+1;endassign scanclk=cnt23;endmodule2、 LED译码器模块module led2(rst,scanclk,led,scan);input rst,scanclk;output 6:0 led;output 3:0 scan;reg 6:0 led;reg 3:0 scan;reg 1:0 state;always(posedge scanclk or negedge rst)beginif(rst=1b0)state=2b00;elsestate=state+1;endalways(state)begincase(state)2b00:scan=4b0001;2b01:scan=4b0010;2b10:scan=4b0100;2b11:scan=4b1000;endcaseendalways(scan)begincase(scan)4b0001:led=7b0000110;4b0010:led=7b1011011;4b0100:led=7b1001111;4b1000:led=7b1100110;default:led=7b0111111;endcaseendendmodule功能仿真图3、 顶层模块module ledtop(clk,rst,led,scan);input clk,rst;output 6:0 led;out