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066d8e1c2a5d594df3323abaa12e5a2b.pdf1/18/2020电 子 设 计 自 动 化 实 验信息学院 08电子C 班级 第 批 实验台编号 姓名 学号 实验名称实验三、硬件描述语言的层次化设计实验设备(1)EDA实验箱(EP2C5T144C),(2)计算机,(3)EDA软件(QuartusII)实验目的1、 熟悉利用QuartusII的硬件描述语言输入方法设计电路;2、 掌握VHDL语言的多层次设计方法和仿真分析方法;3、 了解功能仿真、时序仿真和时序参数分析的意义。实验内容1、 用VHDL语言完成4位锁存器、测频控制器的设计,包括编译、综合;*2、 采用层次化设计的方法,用元件例化语句写出4位十进制频率计的顶层文件,并给出其测频功能和时序仿真波形图,并加以分析;*3、 用EDA实验箱进行硬件验证,并分析测量结果;建议硬件测试实验电路采用NO.0电路结构,待测信号F_IN接clock0;测频控制时钟CLK接clock2。;*4、 在2基础上将其扩展为8位十进制频率计,或带译码输出的4位十进制频率计。实 验 报 告 要 求根据以上实验内容写出实验报告:1、 详细叙述程序设计、软件编译、仿真分析过程;2、 详细给出程序设计、程序设计分析、仿真波形图及其分析报告;3、 详细叙述硬件实验过程和实验结果。实验记录:1、 仿真分析(目标芯片型号 ,待测信号频率fF_IN=1XX*fCLK,XX为末两位学号)测频控制器工作时序波形: 位频率计工作时序波形:(功能仿真分析) 位频率计工作时序波形:(功能仿真分析) 位频率计的最高工作频率: MHz;资源使用情况: 个LE, 个I/O;2、 硬件验证(实验箱编号 目标芯片型号 ) 位频率计测频控制时钟频率: ; 位十进制频率计硬件验证测试结果记录标称值(Hz)测量值(Hz)绝对误差相对误差注:标称值-待测信号的频率指示值;测量值-频率计测量显示结果。签名: 注:标注“*”的内容为必须完成,其他为选作内容。完成时间:200 年 月 四位锁存器VHDL程序 编译报表LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG4B ISPORT ( LOAD : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0);DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );END REG4B;ARCHITECTURE behav OF REG4B ISBEGINPROCESS(LOAD, DIN)BEGINIF LOADEVENT AND LOAD=1 THEN DOUT=DIN;END IF;END PROCESS;END behav;仿真波形测频控制器 编译报表VHDL程序LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TESTCTL ISPORT ( CLKK : IN STD_LOGIC; CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC);END TESTCTL;ARCHITECTURE behav OF TESTCTL ISSIGNAL DIV2CLK : STD_LOGIC;BEGINPROCESS( CLKK )BEGINIF CLKKEVENT AND CLKK = 1 THEN DIV2CLK =NOT DIV2CLK; END IF;END PROCESS;PROCESS (CLKK, DIV2CLK)BEGINIF CLKK=0 AND Div2CLK=0 THEN RST_CNT = 1;ELSE RST_CNT = 0;END IF;END PROCESS;LOAD = NOT DIV2CLK ; CNT_EN F1Hz,CNT_EN=h,RST_CNT=i,LOAD=j); inst1 : CNT10 PORT MAP(CLK=Fin,RST=i,EN=h,CQ=a,COUT=e); inst2 : CNT10 PORT MAP(CLK=e,RST=i,EN=h,CQ=b,COUT=f); inst3 : CNT10 PORT MAP(CLK=f,RST=i,EN=h,CQ=c,COUT=g); inst4 : CNT10 PORT MAP(CLK=g,RST=i,EN=h,CQ=d,COUT=OUT4); inst5 : REG4B PORT MAP(LOAD=j,DIN=a,DOUT=OUT0); inst6 : REG4B PORT MAP(LOAD=j,DIN=b,DOUT=OUT1); inst7 : REG4B PORT

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