计组习题答案.pdf

第二章习题答案 8 解 总线带宽为 70 8 8MB s 70MB s 9 解 设总线带宽用Dr表示 总线时钟周期用T表示 T 1 5 一个总线周期传送的数据量用D 表示 根据定义可得 Dr D T D 1 T D f 4B 33 10 6 s 132MB s 因为 64bit 8B 所以 Dr D f 8B 66 10 6 s 528 MB s 总线带宽是总线能提供的数据传送速率 通常用每秒传送信息的字节数 或位数 表示 影响总线带宽的主要因素有 总线宽度 传送距离 总线发送和接受电路工作频率限制以及数 据传送形式 11 解 由于总线的工作频率为 2MHz 且数据总线的宽度为 16 位 因此这个处理器能够维持的最大 数据传输率是 4MB s 若将数据总线的宽度增加到 32 位 可提高整个机器性能 因为 处理器 是 32 位 可一次处理完总线提供的数据 处理器可维持 8MB s 的数据传输率 但若数据总线宽 度继续增加 如增加到 64 位 则性能的提高不再明显 若将 CPU 的外部时钟频率加倍 则还 需考虑总线的带宽是否能够加倍 若能则可提高系统性能 否则 由于受到总线数据传输率的 限制 机器性能不能得到提高 第三章习题答案 9 解 地址译码方案 0000 3FFF ROM 16K 4000 5FFF 空闲 8K 6000 FFFF RAM 40K ROM 与 RAM 同 CPU 连接图如图 3 4 1 所示 74138 Y0Y1Y3Y7 A15 A13 A12 A0 D15 D0 D15 D8D7 D0 D15 D8D7 D0 8Kx16 ROM 8Kx16 ROM M REQ R W 8Kx8 RAM 1 8Kx8 RAM 2 8Kx8 RAM 9 8Kx8 RAM 10 CPU CSCS CSCS CSCS 12 解 假设按字节编址 Cache 容量为 4KB 16 组 4 字块 组 64B 字块 主存容量为 64KB 64 组群 16 块 组群 64B 字块 主存地址为 16 位 划分为标志位 6 位 组号 4 位 块内地址 6 位 所以 Cache 的每 个字块的标志位有 6 位 因为每块为 64B 4345 64 67 89 67 64 4288 所以 0 4344 单元应对应前 68 块 第 0 67 块 即处理器访问过程是对前 68 块连续访问 Cache 共有 64 个字块 分成 16 组 每组 4 个字块 槽 图中列方向是 Cache 的 16 组 行方向是每组的 4 个槽 根据组相联映射方式的 特点 Cache 字块 槽 和主存块之间的映射关系如表 3 2 1 所示 表3 2 1 Cache映射关系 0 槽 1 槽 2 槽 3 槽 0 组 0 16 32 48 1 组 1 17 33 49 2 组 2 18 34 50 3 组 3 19 35 51 续表 0 槽 1 槽 2 槽 3 槽 4 组 4 20 36 52 15 组 15 31 47 63 主存的第 0 15 块分别对应 Cache 的第 0 15 组 可以放在对应组的任意一块 槽 中 假 定按顺序存放在第 0 槽 主存的第 16 31 块也分别对应 Cache 的第 0 15 组 放到第 1 槽中 同理 主存的第 32 47 块分别放到 Cache 的第 0 15 组的第 2 槽中 主存的第 48 63 块分别 放到 Cache 的第 0 15 组的第 3 槽中 这样 第 0 63 块都是没有冲突的 每块都是第一次在 Cache 中没有找到 然后把这一块调到 Cache 对应组的某一块中 使得以后每次都能在 Cache 中找到 因此 每一块只有第一字未命中 其余都命中 主存的第 64 67 块分别对应 Cache 的第 0 3 组 此时 这 4 组的 4 个槽都已经满了 所以 要选择一个字块淘汰出来 因为是采用 LRU 算法 所以 分别将最近最少用的第 0 3 块从第 0 槽中替换出来 再把第 64 块到第 67 块分别放到 Cache 中 每块也都是第一次在 Cache 中没有 找到 调入后 以后每次都能在 Cache 中找到 因此 每一块只有第一字未命中 其余都命中 所以 总访存次数是 4345 次 未命中次数 68 次 命中率P 4345 68 4345 98 43 平均访存时间Ta 20P 200 1 P 19 69 3 14 ns 22 83ns 第四章习题答案 7 解 刷新所需带宽 分辨率 每个像素点颜色深度 刷新速度 1024 768 3 72B s 165888KB s 162MB s 则刷新总带宽应为 162MB 100 20 324MB s 9 解 1 缓存容量为 80 25 1B 2000B 2 ROM 容量 128 8B 1KB 3 缓存中存放的是待显示字符的 ASCII 代码 4 显示位置自左至右 从上到下 相应的 缓存地址由低到高 每个地址码对应一个字符 显示位置 5 点计数器 7 1 1 分频 每个字符点阵横向 7 个点 间隔 1 个点 字符计数器 80 12 1 每一水平扫描线含 80 个字符 回归和边缘部分等消隐段折合成 12 个字符位置 行 计数器 8 6 1 分频 每行字符占 8 点 行间隔 6 点 排计数器 25 10 1 分频 每 帧 25 行 消隐段折合 10 行 14 解 根据磁盘的数据传输率和转速可知磁盘的每道容量为 185000 4000 60 B 2775 B 因此 磁盘总容量为 2 220 2775B 1221000 B 16 解 1 磁盘存储器的存储容量 4 275 12288 13516800 字节 2 因为最小半径 R1 230 2 115 最小磁道长度为 2 R1 2 3 14159 115 722 57mm 所以最高 位密度 12288 722 57 17 字节 又因为最大半径 R2 R1 275 5 115 55 170 最大磁道长度为 2 R2 2 3 14159 170 1068 所以最低位密度 12288 1068 11 5 字节 3 磁盘数据传输率 c r N r 3000 60 50 转 秒 N 12288 字节 道 所以 c 50 12288 614400 字节 4 平均等待时间 旋转一圈时间的一半 1 2 r 1 2 50 10ms 5 给出一个磁盘地址格式方案 设每个扇区为 512 字区 则 12288 512 24 所以地址为 5 位 因记录面为 4 所地址为 2 位 道数为 275 所以地址为 9 位 因此整个地址格式为 16 位 即柱 面号 9 位 盘面号 2 位 扇区号 5 位 17 解 1 每个记录面共有磁道数为 30 20 2 10 8 400 非格式化容量 3 14 200 110 400 4 B 8 13816000 B 格式化容量 512 16 400 4B 13107200 B 2 数据传输率 512 16 7200 60 B s 983040 B s 平均寻道时间 半径 磁头移动速 度 2 0 025s 平均旋转等待时间 磁盘旋转一周时间 2 4 2ms 3 存于同一柱面 磁盘地址 台号 柱面号 磁头号 扇区号 第五章习题答案 13 解 采用这种 DMA 方式后 CPU 每秒少处理 9600 条指令 处理器速度将减慢 1 左右 第六章习题答案 5 解 真值 8 位原码 8 位补码 16 位原码 16 位补码 35 64 1 1000110 1 0111010 1 0000000 01000110 1 0111010 00000000 28 00011100 00011100 00000000 00011100 00000000 00011100 127 11111111 10000001 10000000 01111111 11111111 10000001 小数 1 无法表示 1 0000000 无法表示 1 0000000 00000000 整数 1 10000001 11111111 1000000000000001 11111111 11111111 6 解 定点小数的原码表示范围是 1 1 128 1 1 128 补码表示范围是 1 1 1 128 7 解 与定点表示法相比 浮点表示法不能表示更多的值 而只能表示出更大的范围 因为确定 位数的二进制数所确定的编码数是固定的 8 解 真值 IEEE 754 1 5 1 10000001 01000000000000000000000 2 1 5 1 01111111 10000000000000000000000 3 384 0 10000111 10000000000000000000000 4 1 16 0 01111011 00000000000000000000000 5 1 32 1 01111010 00000000000000000000000 9 解 一个汉字字模占 24 24B 8 72B 若存储 7000 个这样的汉字 需要 72B 7000 504000B 第七章习题答案 5 解 x y x y 1 0 11110 0 11000 2 0 00110 溢出 3 1 01001 1 01011 6 解 X 1 01111111 11000000000000000000000 Y 0 10000000 01000000000000000000000 X Y 0 01111110 10000000000000000000000 X Y 1 10000001 00010000000000000000000 补充习题 1 已知 x 0 101001 y 0 111 用加减交替法求 x y 解 y 补 1 001 被减数 x 0 101001 减 y 1 001 余数为负 1 110001 0 q1 1 移位 0 1101 减 y 1 001 余数为负 1 1111 0 q3 1 故得 商 q q0 q1 q2 q3 0 101 余数 r 0 000110 2 设 x 2 010 0 11011011 y 2100 0 10101100 求 x y 解 假设阶码 尾数均用补码表示 阶码采用双符号位 尾数采用单符号位 则它们的浮点表 示分别为 x 00 010 0 11011011 y 00 100 1 01010100 1 对阶 x 的阶码小 应使 x 的尾数右移 2 位 x 的阶码加 2 x 00 100 0 00110110 11 其中 11 表示 x 的尾数右移 2 位后移出的最低两位数 2 尾数求和 0 00110110 11 1 01010100 1 10001010 11 3 规格化处理 尾数运算结果的符号位与最高数值位为同值 应执行左规处理 结果为 1 00010101 1 阶码为 00011 4 舍入处理 采用 0 舍 1 入法处理 则应进 1 结果为 1 00010110 5 判断溢出 阶码符号位为 00 不溢出 故得最终结果为 x y 2 011 0 11101010 第八章习题答案 5 解 1 一地址指令格式如下 7 位 3 位 6 位 OP 寻址方式 地址 2 直接寻址的最大范围是 2 6 64 字 3 一次间址和多次间址的寻址范围是 2 16 64K 字 4 立即数的范围是 31 31 5 相对寻址的位移量是 31 31 6 立即寻址指令执行时间最短 间接寻址执行时间最长 因为立即寻址不需要访问存储 器 而间接寻址需要多次访问存储器 基址寻址便于程序浮动 变地址寻址适合处理数组问题 6 解 一地址格式的指令地址码可取 9 位 若想扩大指令的寻址范围 可使用间接 变址 基址 相对等寻址方式 7 解 1 直接寻址的二地址指令 3 条 2 位 7 位 7 位 OP 00 10 地址 1 地址 2 2 变址寻址的一地址指令 6 条 2 位 3 位 4 位 7 位 11 OP 000 101 变址寄存器 地址 3 寄存器寻址的二地址指令 8 条 2 位 3 位 3 位 4 位 4 位 11 110 OP 寄存器 1 寄存器 2 4 直接寻址的一地址指令 12 条 2 位 3 位 4 位 7 位 11 111 OP 0000 1011 地址 5 零地址指令 32 条 2 位 3 位 4 位 2 位 5 位 11 111 1111 OP 还有 3 2 7 3 25 480 种代码未用 若安排寄存器寻址的一地址指令 还能容纳 3 23 3 2 1 30 条 8 解 若操作码长度固定 则二地址指令最多有 2 4 M N 种 若操作码位数可变 则二地址指令最多允许有 15 种 第九章习题答案 5 解 由主频为 8MHz 得到时钟周期为 1 8 s 0 125 s 机器周期为 0 125 4 s 0 5 s 1 根据平均指令执行速度为 0 8MIPS 得平均指令周期为 1 0 8 1 25 s 2 每个指令周期含 1 25 0 5 2 5 个机器周期 3 若改用时钟周期为 0 4 s 的 CPU 芯片 即主频为 1 0 4 MH2 2 5MHz 则根据平均指令 速度与机器主频有关 得平均指令执行速度为 0 8MIPS 2 5MHz 8MHz 0 25MIPS 4 若要得到平均每秒 40 万次的指令执行速度 即 0 4MIPS 则 CPU 芯片的主频应为 8MHz 0 4MIPS 0 8MIPS 4MHz 6 解 1 流水线时空图如图 9 4 1 所示 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 1 2 3 4 5 6 7 8 9 10 11 12 13 时间 T 空间 S W R EX ID IF 图 9 4 1 流水线时空图 2 由上图所示的 10 条指令进入流水线的时空图可见 在 13 个时钟周期结束时 CPU 执行完 10 条指令 故实际吞吐率为 10 100ns 13 0 77 10 7 条指令 秒 3 在流水处理器中 当任务饱满时 指令不断输入流水线 不论是几级流水线 每隔一 个时钟周期都输出一个结果 对于本题四级流水线而言 处理 10 条指令所需的时钟周期数为 T4 4 10 1 13 而非流水线处理 10 条指令需 4 10 40 个时钟周期 故该流水处理器的加速 比为 40 13 3 08 第十章习题答案 8 解 指令流程如图所示 PC AR M DR DR IR R3 Y R3 R1 R3 R1 X PCo G ARi R W R DRo G IRi R3o G Yi R1o G Xi G R3i PC AR M DR DR IR R2 AR DR M R1 DR PCo G ARi R W R DRo G IRi R2o G ARi R1o G DRi R W W SUB R1 R3 指令流程 STA R1 R2 指令流程 9 解 1 立即数 说明操作数在指令中 即 IR 中 微操作序列如下 IR Y AC Y Z Z AC 2 直接寻址 IR 中存放操作数的地址 IR MAR MM MBR MBR Y AC Y Z Z AC 3 间接寻址 IR 中存放操作数地址的地址 IR MAR MM MBR MBR MAR MM MBR MBR Y AC Y Z Z AC 10 解 1 各功能部件连接成如图所示数据通路 移位器 ALU IR PC C D R1 R0 R2 R3 1 M BR M AR M 连接后的数据通路 2 此指令为 RS 型指令 一个操作数在 R1中 另一个操作数在 R2为地址的内存单元中 相 加结果放在 R1中 指令周期流程图如图 10 4 6 所示 PC M AR M M BR IR PC 1 R1 C R2 M AR 送当前指令地址到M AR 取当前指令到IR PC 1