模4递增计数器.doc

Lab 4&5 模4递增计数器7th1. 实验目的了解D、JK触发器在数字电路中的具体应用，掌握设计电路时的结构化思想，进一步熟悉Altera DE0板的操作和FPGA的I/O控制及引脚分配。2. 实验内容l 使用Verilog语言实现模4递增计数器l 使用基本D触发器或者基本JK触发器作为模块单元l 在Quartus中仿真波形l 将代码下载至DE0开发板内，观察实验结果3. 代码分析1) 我们使用了2个D触发器作为模块单元，利用D触发器两次翻转为一个周期从而让周期翻倍使周期由1变为4，同时利用一个将内部50MHz的时钟变为1Hz的代码使其能够以4秒为一个周期，以实现模4计数器的功能。代码将分为4个模块：主模块、D触发器模块、时钟转换模块、输出控制模块。clk(input)mnotmn(output)nnot图 3.1 代码框架2) 主模块中首先定义了本次实验的所有输入输出接口及其中的一些连线。/counter module exp5(clk,o);input clk;output 7:0 o;wire m,n,mnot,nnot;3) 然后程序直接调用所需的模块以实现其功能。freqDiv FA2 (clk,cp); /used to change the clock rateexp4 FA0 (mnot,cp,m,mnot); /used as a D flip-flopexp4 FA1 (nnot,m,n,nnot);num FA3 (m,n,o); /used to control the outputendmodule4) 在D触发器模块单元中，同样首先定义好其输入输出，其中变量d为触发器中的data，clk为触发器中的时钟信号，q为输出Q，p为输出Q。定义p,q为寄存器变量。/This module is used as a D flip-flopmodule exp4(d,clk,q,p);input d,clk;output p,q;reg p,q;5) 然后根据D触发器的功能要求在接收到时钟传来的上升沿信号时，输出Q与data相同，输出Q与data相反。always (posedge clk)beginq=d; /data=Q;p=d; /data=Qendendmodule6) 在时钟控制模块中，通过cnt计数使得50MHz的时钟输入变为1Hz的时钟输出。module freqDiv(in_50MHz,out_1Hz);input in_50MHz;output out_1Hz;reg out_1Hz;reg 31:0cnt; /use cnt to countalways(posedge in_50MHz)beginif(cnt 32d24999999) begincnt = cnt + 1B1;endelsebegincnt = 32b0;out_1Hz Pins”开始分配引脚。将本实验需要用到的接口一一分配其在DE0板上相对应的引脚号，包括有所有的输出o和时钟clk。3) 新建一个VWF（Vector Waveform File）文件，添加变量。点击Node Finder在filter中选择Pins:all，然后点击list，并添加所需的变量。添加完毕后，点击图中的按钮，再拖动一段波形来改变输入波形。最后点击图中的蓝色箭头开始仿真。4) 点击图中的按钮，选择相应的硬件后点Start烧入程序。5. 实验结果的测试和分析在Quartus中仿真后得到的波形如下，因为时钟的50MHz到1Hz的转换在仿真中难以体现，在仿真中改为由50MHz转换到25MHz。将程序烧入DE0板，在实验板上运行成功，数码管以0，1，2，3的周期循环显示，并且在显示“0”时点亮LED等，如下图所示：6. 实验总结通过这