实验七 IIR滤波器.doc

CENTRAL SOUTH UNIVERSITY数字信号处理实验报告题 目 IIR滤波器 学生姓名 钱学文 学 院 物理与电子学院 专业班级 电信息科学与技术 1004班 实验七 IIR滤波器实验七 IIR滤波器一、实验仪器：PC机一台，JQ-NIOS-2C35实验箱一台及辅助软件（DSP Builder、Matlab/Simulink、Quartus II、Modelsim）二、实验目的：1、初步了解JQ-NIOS-2C35实验箱的基本结构。2、学习和熟悉基于DSP Builder开发数字信号处理实验的流程。3、理解IIR滤波器设计的原理和方法。三、实验原理：IIR（Infinite Impulse Response）滤波器，即无限冲击响应滤波器，其冲击响应是无限长的。IIR滤波器一般采用递归式方法来实现。也就是说，滤波器当前输出y(n)是输入序列x(n)和以前各输出值y(n1) 、y(n2) 的函数，这可以用下列差分方程来表示： （4-1）其中，N是IIR滤波器的阶数。相应地，IIR滤波器的系统函数可以表示为: （4-2）IIR滤波器除了具有极点之外，一般还存在零点。由于极点的存在，IIR滤波器用递归结构来实现较为简单。实现IIR滤波器的基本结构共有三种：直接型、级联型和并联型。下面简单介绍前两种IIR滤波器的结构。1、直接型 利用公式（4-2）可以直接导出I型的IIR滤波器结构，可用下式表示： (4-3)由此可得，和反馈环节中的延时单元不能共用，需要M+N个延时单元。为了减少延时单元，对于线性系统，公式（4-3）也可以写成： （4-4）由此可以导出直接II型的滤波器结构。图4-1表示了一个直接II型IIR滤波器的结构，该滤波器的阶数是四阶，共存在四个反馈环节。图4-21 直接II型IIR滤波器结构 2、级联型对公式（4-4）的分子、分母进行因式分解，由于H(z)中的系数都为实数，H(z)的极、零点只可能是实数或者复共轭对，对于复共轭对因子，可以复合成二阶因子： （4-18）式中的系数都为实数。如果把实数因子（一阶因子）看成是二阶项系数为0的二阶因子，则上式可以写成： （4-19）其中。 由此可见，是一个2阶的IIR滤波器，N阶IIR滤波器可以看成是由多个2阶IIR滤波器级联而成的。四、实验步骤：（1）打开MATLAB。（2）新建model文件，执行File-Save 保存文件，将其命名为IIR。（3）新建IIR滤波器系统如图7-1，添加的模型和设置参数如表7-1。图7-1 IIR滤波器子系统设计表 7-1 IIR滤波器子系统模块及参数位置名称参数设置重置名称Altera DSP Builder Blockset IO&BusBus conversionBus Type：Signed Integer，Input：32，Output：16，Input Bit Connected to Output LSB：16，Altera DSP Builder Blockset ArithmeticParallel Adder SubtractorNumber of Inputs：2Altera DSP Builder Blockset ArithmeticParallel Adder SubtractorNumber of Inputs：4Parallel Adder Subtractor1Altera DSP Builder Blockset ArithmeticParallel Adder SubtractorNumber of Inputs：5Parallel Adder Subtractor2Altera DSP Builder Blockset StorageDelayAltera DSP Builder Blockset StorageDelayDelay1Altera DSP Builder Blockset StorageDelayDelay2Altera DSP Builder Blockset StorageDelayDelay3Altera DSP Builder Blockset ArithmeticGainGain Value：-1213 Gain Value Number of Bits.：12A1Altera DSP Builder Blockset ArithmeticGainGain Value：1185Gain Value Number of Bits.：12A2Altera DSP Builder Blockset ArithmeticGainGain Value：-540 Gain Value Number of Bits.：12A3Altera DSP Builder Blockset ArithmeticGainGain Value：96 Gain Value Number of Bits.：12，A4Altera DSP Builder Blockset ArithmeticGainGain Value：2 Gain Value Number of Bits.：12B0Altera DSP Builder Blockset ArithmeticGainGain Value：10 Gain Value Number of Bits.：12B1Altera DSP Builder Blockset ArithmeticGainGain Value：15 Gain Value Number of Bits.：12B2Altera DSP Builder Blockset ArithmeticGainGain Value：10 Gain Value Number of Bits.：12B3Altera DSP Builder Blockset ArithmeticGainGain Value：2 Gain Value Number of Bits.：12B4Altera DSP Builder Blockset ArithmeticGainGain Value：1/512Bus Type：Signed FractionalGain Value Number of Bits.： 2.Gain Value Number of Bits：10A5（4）将图7-1的所有模块选中，单击鼠标右键，点击Creat Subsystem，点击子系统下文本，将其重命名为“IIR”。（5）IIR系统的总体设计如图7-2所示图7-2 IIR系统总体图表 7-2 IIR系统剩余模块及参数位置名称参数设置重置名称Altera DSP Builder Blockset IO&BusAltbusBus Type：Signed Integer，number of Bits：16，Altera DSP Builder Blockset IO&BusAltbusnumber of Bits：16Altbus1Altera DSP Builder Blockset StorageLUTAddress Width：10，Data Type：Signed Integer，Number Of Bits.：12，MATLAB Array：511*sin(2*pi*2e4/5e4*(0:1:212)Altera DSP Builder Blockset StorageLUTAddress Width：10，Data Type：Signed Integer，Number Of Bits.：12，MATLAB Array：511*sin(2*pi*1e3/5e4*(0:1:212)LUT1Altera DSP Builder Blockset IO&BusOutputBus Type：Signed Integernumber of bits.：24Altera DSP Builder Blockset ArithmeticIncrement DecrementBus Type：Signed Integer， number of bits.：10，勾选Specify Clock，Clock：ClockAltera DSP Builder Blockset IO&BusIncrement DecrementBus Type：Signed Integer， number of bits.：10，勾选Specify Clock，Clock：Clock，Increment Decrement1Altera DSP Builder Blockset ArithmeticParallel Adder SubtractorNumber of Inputs：2Parallel Adder Subtractor3Altera DSP Builder Blockset AltLabSignal CompilerAltera DSP Builder Blockset AltLabTestBenchAltera DSP Builder Blockset Rate ChangeClockSimulink Sample Time：2e-5Simulink SinksScope双击Scope模块并设置参数，点击菜单栏中的，将number of axes 设为219、执行Simulation-Configuration Parameters，将solver设为discrete，Type设为Fixed-step，Tasking mode for periodic sample times设为：Single Tasking，Stop Time设为1e-2。20、点击菜单栏中的黑色小三角，启动simulation，simulation结束后，双击Scope模块，打开波形观察界面，在四个波形上依次点击鼠标右键，选择Autoscale，即可观察simulation后的IIR滤波器的仿真波形。21、 点击Signal Compiler模块，打开参数设置页面，点击compile，结束后，关闭该页面。22、点击TestBenchOn模块，打开模块参数界面，在Advanced选项卡中，点选Lauch GUI，并依次点击Generate HDL，Run Simulink和Run Modelsim，启动RTL级仿真。23、随后显示的界面即为Modelsim RTL级仿真的波形图。点击wave-default中的unlock 按钮选中tb_IIR/dut/output信号，点击鼠标右键，选中Propertyties选项，选择Format的Analog，将Height设为100，Scale设为1.0，点击【OK】确认。观察波形。图7-4 管脚分配（16）关闭MATLAB。在位置“D:Program FilesMATLAB71workIIR_dspbuilder”（MATLAB安装目录下的workIIR_dspbuilder）打开文件IIR.qpf。（17）工具栏中点击Assignments，选中Device，在器件family中选择Cyclone ，选择下拉菜单中的EP2C35F672C6.，点击finish。（18）执行Assignmets-Assignment Editor，将Category设为Pin，按照表4-1对引脚进行设置，并保存。（19）执行Tools-SignalTap Logic Analyzer，在Data窗口中的空白处双击，在弹出的对话框中将Fiter设为all®isters:post fittings，点击List，将Output添加至右边的窗口中，点击【OK】确认。在右边的对话框中将Clock设为Clock信号；Sample depth设置为2K；点选Trigger in，Source设为Clock信号，Pattern设为Rising edge；。保存该文件，若弹出对话框询问是否将文件添加至工程，选择Yes。点击菜单栏中的（紫色三角），重新对工程进行编程。（20）打开实验箱，接入电源，用USB Blaster线将电脑和实验箱连接起来，选择菜单栏中的图标，（21）点击Hardware Setup，选择USB-0，点击【OK】确认。选中IIR.sof文件，点击Start，将文件下载到实验板上。在Tools-SignalTap Logic Analyzer界面点击Hardware右边的Setup，将其设为USB-BlasterUSB-0。（22）将实验箱上的开关SW0。点击开始运行工程，10s后，点击结束运行。SignalTap中的data窗口，右键点击Output，选择Ungroup；选中Output0Output6，右键点击选择Group。右键点击Output0.6，选择Bus Di