05级计算机组成原理本科期末试题A带答案(史岚).doc

总分一二三四五六七八 学院班级学号姓名密封线东北大学考试试卷（A卷） 20072008学年第一学期课程名称： 计算机组成原理二、（10分）判断题（判断下面每小题的叙述是否正确，在各小题后的括号内用“正确”/“错误”表示判断的结果。每小题1分）得分一、 （10分）填空题（每小题1分，答在各小题下面空白处）得分 116位（包括1位符号位）的定点小数，若用补码表示，其表示的真值范围是 。11215 2DRAM存储器之所以需要刷新是因为 。有电荷泄漏，需定期补充3计算机的存储器采用分级存储体系的主要目的是 。解决存储器在容量、速度、价格上的矛盾4组合逻辑控制的计算机经常采用三级的时序体制，这三级的具体名称是： 。主状态周期-节拍电位-节拍脉冲5某SRAM芯片，其容量为128K16位，除电源和接地端外，该芯片引出线的最少数目是 。356微指令格式可分为水平型和垂直型两类，其中 型微指令用较长的微程序结构换取较短的微指令结构。垂直7某些计算机的中断分为不可屏蔽中断和可屏蔽中断，CPU对 中断必须响应。不可屏蔽8在I/O设备单独编址的方式中，输入输出操作使用 指令实现。专门的I/O9软件和硬件在逻辑功能上是 的，从系统的角度看，软件和硬件之间的界面即指令系统。等效10指令周期是指 的时间。CPU从内存中取出一条指令、分析该指令及执行完该指令所需要1在微指令中对微命令采用字段译码法时，一般将相容性微命令编在同一个字段中。（ 错误 ）2CPU响应中断期间仍执行原程序。（ 错误 ）3相联存储器是按内容（关键字段）寻址的存储器。（ 正确 ）4主存都是由易失性的随机读/写存储器构成的。（ 错误 ）5广泛采用的奇偶校验码，既能检测出奇数个数位的出错，又能检测出偶数个数位的出错。（ 错误 ）6在统一编址方式下，一个具体地址只对应I/O设备（端口）或者只对应内存单元。（ 正确 ）7在中断响应中，保护断点由用户编程完成。（ 错误 ）8半导体存储器的存取时间和存取周期是不相等的。（ 正确 ）9双端口存储器中的“双端口”是指分离的读端口和写端口，这样使得CPU可以同时对该存储器进行读、写操作。（ 错误 ）10微程序控制方式和硬布线方式相比，前者可以使指令的执行速度更快。（错误 ） 五、（15分）画出组合逻辑控制器框图，根据指令处理过程，结合该框图中部件简要说明组合逻辑控制器的工作原理。三、（10分）请使用全加器的进位逻辑表达式阐述先行进位的概念，并说明为什么要在并行加/减法器中考虑采用先行进位方式。密封线解答：组合逻辑控制器框图如第五题答图所示（二者均可，也可用其他合理画法给出）。 完成一条指令经过取指阶段和执行阶段 （控制器工作原理从图中按这两个阶段进行细节说明即可；执行阶段可任意以某常见指令为例，略）第五题答图 组合逻辑控制器框图（参考）解答：全加器进位逻辑表达式为 Ci+1=AiBi+（AiBi）Ci 可写为Ci+1=Gi+PiCi，其中Ai和Bi为参加运算的两个二进制位，Ci为低位传来的进位；用n个这样的全加器构成并行加减法器时，进位的生成成为影响运算速度的关键，故考虑有罪地位进位和操作数同时生成所有其他所需进位应是最为理想。现已n=4为例带入上面逻辑表达式： C1=G0+P0C0 C2=G1+P1C1，将上式C1带入则C2=G1+P1G0+P1P0C0，同理有 C3=G2+P2C2=G2+P2G1+P2P1G0+P2P1P0C0 C4=G3+P3C3=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0可见各个进位之间不必一一等待，可经同样延迟时间得到。将同时生成的各个C送去求和，即可同时得到加减法器的运算结果。此称并行或先行进位。加减法器中使用先行进位就是为了加快加减运算的速度。 解答： 三级存储体系主要有“高缓-主存”层次及“主存-辅存”层次构成（或答：高缓、主存、辅存）；其中高缓即Cache一般由SRAM构成，主存由DRAM构成，辅存由磁、光及磁光存储器构成。CPU可访问Cache、主存；Cache和主存之间可交换数据；主存和辅存之间可交换数据；但是CPU能直接访问辅存。Cache-主存之间主要依据程序运行的局部性原理，将CPU近期要访问的信息按某种规则从主存映射到较之容量小、速度快、位于CPU和主存之间的Cache中，使CPU访问这个快速的存储器，从而弥补了主存在速度上的不足。一旦Cache 中无法在装入主存映射过来的内容，就使用适当的替换算法进行旧块的淘汰及新块的装入。Cache的全部功能由硬件实现。密封线密封线 第六题答图 用32片1K1bit的DRAM芯片构成4K8bit存储器的存储体组成示意图六、（15分）设某机要采用规格为1K1bit的DRAM芯片（其逻辑符号如第六题图所示）来组成4K8bit的存储器。请回答以下问题：（1）设计该存储器共需要多少片这样的DRAM芯片？（2）画出存储体组成示意图，可根据需要使用译码器、门电路等。 第六题图 1K1bit的DRAM芯片的逻辑符号解答：（1）设计该存储器共需要这样的DRAM芯片片数为 （4K8bit）/（1K1bit）=32片。 （2）存储体组成示意图如右图（第六题答图）所示。七、（15分）某机的中断系统具有五级中断A、B、C、D和E，各级中断的响应次序由高到低依次是ABCDE。请回答以下问题：（1）能否根据需要使这五级中断的处理次序不同于其响应次序？简要说明其原理。（2）现在假定已按照（1）中所述原理将中断处理次序改变成DCEAB；假设在该机CPU正常运行用户程序的时刻T，这五级中断请求同时出现（如第七题图所示），请在该图中画出CPU运行程序的轨迹。 第七题图 中断请求时刻示意图（将本题2完成在此图中）解答：（1）能。可以利用各级中断屏蔽码的改变（软件设置）来实现中断处理有优先次序的改变。 因为屏蔽码存在IMR（中断屏蔽字寄存器）中，其内容反映该级中断对应于其他中断级的优先次序，与IRR（中断请求寄存器）中内容一起（与逻辑）参加硬件判优；正常设置的屏蔽码是对应于中断响应次序的，即响应与处理的次序相一致；但是当有特定需要要改变处理次序使之与响应次序不一致时，即可通过改写IMR内容，让新的屏蔽字参加到判优电路中来实现所需要的改变。 （2）按题意所做CPU运行程序的轨迹如上面图中所示。密封线得分 密封线得分八、（15分）某机主要功能部件如第八题图所示，图中M为主存，MAR为主存地址寄存器，MDR为主存数据寄存器，IR为指令寄存器，PC为具有自增1功能的程序计数器，C、D为暂存器，R0R3为通用寄存器。ALU具有8种算术和逻辑运算功能F1F8（图中只标出了F1和F8），其末位可以“+1”，其输出移位器有左移L、右移R和直通V三种功能。请完成： （1）在该图上用单总线结构连接各功能部件，连线要表明数据流动的方向； （2）设移位器与总线之间是直通的（即不需要微命令信号来控制），暂存器C、D与ALU之间也是直通的，则（1）中所连接完成的通路中共有多少个微命令（具体指出每个微命令的名称）？这些微命令中哪些是相容的，哪些是相斥的？ （3）为该通路设计水平型微指令格式的微命令部分，要求不超过18位； （4）按照（3）所设计的格式，写出取指令的微指令代码（不考虑顺序控制字段） 。 第八题图 某机主要功能部件图示解答：（1） 按题意作连接图如第八题答图所示。（2） 图中共有32个微命令，分为7组： ALU运算命令8个F1F8，移位器命令3个L、R、V，M操作命令2个读RD、写WE，PC+1命令1个，ALU末位+1命令1个，BUS接收信息的命令7个R0BUS、R1BUS、R2BUS、R3BUS、IRBUS、PCBUS、MDRBUS，BUS送出信息的命令10个BUSR0、BUSR1、BUSR2、BUSR3、BUSIR、BUSPC、BUSMDR、BUSMAR、BUSC、BUSD。 以上各组里多个命令之间是相斥的，不同组内微操作之间是相容的。 第八题答图 用单总线连接各功能部件（形式不唯