逆向设计流程改.doc

逆向设计流程1. 逆向设计工作原则1.1 基本工作原则逆向设计可以理解为一种设计移植工作，目的是将一种未知工艺实现的成熟设计移植到已知工艺来实现。逆向设计应明确地分为两个阶段，即分析阶段和再设计阶段，两个阶段的工作原则不同。（1）分析阶段工作原则分析阶段要尊重原设计。原设计是成熟的，设计者首先要尊重原设计。根据以往经验，如果工艺基本兼容，只要电路提取正确，就可还原电路功能，且对性能也不会有太大影响。提取电路时不能遗漏任何器件和连线，不管是否能够理解，都要将原版图中的元素反映在电路图中。分析阶段应如实根据原设计记录电路参数，即使局部仿真有问题也不要随意修改。（2）再设计阶段工作原则再设计阶段要尊重仿真结果和DRC规则。新设计基于新工艺，如果提取的电路和版图不符合新工艺的设计规则，必须修改。为满足性能要求，可以修改电路参数，但应保持电路结构。对分析阶段不能理解的部分，在不影响仿真结果的情况下，要尽量保留。最终仿真结果一定要符合原设计要求，版图DRC也必须通过，必要时可适当增加版图面积。1.2 任务分工原则为避免人为错误，提取电路和绘制版图工作采取“背靠背”原则，即提取电路的工程师不参与自己提取部分的版图绘制，对于同一块版图照片应该至少有两个人分别进行电路提取和版图绘制，尽可能降低出错的可能性。2. 分析进程及要求分析进程主要分为4个阶段：ChipLogic版图提取、Cadence电路整理与验证、整体功能仿真以及性能优化再设计，这4个阶段是按顺序执行的，只有当一个阶段完成后才可以进行下一阶段操作，整个分析进程的操作流程如下：图2.0 整个逆向分析流程分析进程属于逆向设计的第一个阶段，目的是把版图照片变成一个规范化、层次化的电路原题图。从最开始的芯片工艺判断到最终功能仿真结束分析进程主要有八个步骤，各个步骤顺序执行，每个步骤都有具体的要求和标准，达到需要的标准才可以进入下一个步骤。2.1 ChipLogic 版图提取工作ChipLogic版图提取工作属于逆向设计的第一阶段，目的是把版图照片中的器件和线网用ChipLogic工具标识出来，以利于Cadence电路整理工作，ChipLogic版图提取的工作流程如下：图2.1 ChipLogic版图提取工作流程图在接到逆向分析任务时，工艺判断和线网标识是由不同的小组同时进行的。根据标识的线网不同(例如：多晶线网、金属1线网、金属2线网等等)，在各自对应的工作区内进行，之后在新的工作区内进行金属1、2线网的合并，并完成通孔识别工作，再将合并后的金属1、2线网与多晶线网合并，形成最终整个芯片的走线网。工艺判断小组在线网小组工作的同时，要完成芯片工艺的判断、pin标注、器件单元模板识别，并通过因特网搜索芯片相关datasheet以及应用手册。当两个小组工作完成之后，将两个小组合并，再根据版图照片分块结果进行重新分组，同时完成各个块之间的连线线网命名，之后各个小组分别在同一个工作区进行单元摆块工作，在单元摆块工作中只需要调用之前识别出的有限的器件单元模板即可，在摆块的同时要对冗余线网进行删除，以易于通过ERC检查。整理完成后的单元摆块图通过ERC规则检查后，才可认为ChipLogic版图提取工作完成。下面对各个工作进行简要说明：2.1.1 工艺判断CMOS集成电路中必须在同一硅片上制备n沟道和p沟道器件，而在给定的某一类型衬底上只可能制备一种类型的器件。即PMOS需要在n型衬底上制备，而NMOS需在p型衬底上制备。为了解决这一问题必须在衬底上制备掺杂类型与硅衬底原始掺杂类型相反的掺杂区域，这些在硅衬底上形成的、掺杂类型与衬底相反的区域称为阱(well)，阱通常是通过注入或扩散工艺形成的，即掺杂为n型称为n阱，掺杂为p型称为p阱，而在同一硅片上形成n阱和p阱的成为双阱，他们的示意图如下：CMOS集成电路中必须在同一硅片上制备n沟道和p沟道器件，而在给定的某一类型衬底上只可能制备一种类型的器件。即PMOS需要在n型衬底上制备，而NMOS需在p型衬底上制备。为了解决这一问题必须在衬底上制备掺杂类型与硅衬底原始掺杂类型相反的掺杂区域，这些在硅衬底上形成的、掺杂类型与衬底相反的区域称为阱(well)，阱通常是通过注入或扩散工艺形成的，即掺杂为n型称为n阱，掺杂为p型称为p阱，而在同一硅片上形成n阱和p阱的成为双阱，他们的示意图如下：(a) P衬底N阱工艺示意图(b) N衬底P阱工艺示意图(c) 双阱工艺示意图图2.2 CMOS工艺中的阱p阱工艺是最早应用于集成电路制备工艺中的，原始硅衬底采用n型，注入p型杂质形成p阱，p阱CMOS工艺是与制备静态逻辑电路。N阱工艺中p沟道器件制作在掺杂浓度较高的n阱内，n沟道器件制作在掺杂浓度较低的衬底上(p型衬底)，比较适合数模混合电路。双阱工艺在极轻掺杂的硅衬底上分别形成n阱和p阱。目前多数芯片的工艺为n阱p衬底工艺，但P阱和双阱工艺也经常出现。一般来说，照片中颜色较浅的区域是参杂浓度较低的区域，颜色较深的区域参杂浓度较高，这种经验可以帮助我们确定阱的区域但不能确定阱的类型。判断工艺应按以下步骤进行：（1） 寻找电源和地线网络芯片都要采用统一的电源vdd和地线gnd，因此vdd和gnd网络在版图照片中很长走线宽度很宽，占用面积很大。一般情况下，可以较容易地找到“疑似”gnd或vdd的网络，但两者较难区分。（2） 参考芯片的PAD图某些芯片有多个连接vdd或gnd引脚，由于PAD点到芯片管脚的引线不能交叉，在vdd与gnd的PAD数不同时，可根据说明书中的排列关系区分vdd和gnd。（3） 模拟地和数字地在数模混合电路中一般有两个“地”，模拟电路部分使用“模拟地”，数字部分使用“数字地”，为了避免干扰这两个“地”在芯片内部没有关联，只在Pin处才将这两个“地”连接起来，因此一般芯片的gnd都会用到两个PAD点。根据步骤（1）（3）至少可以得到一种可能性较大的“假设PAD排列”，但还要进行以下确认。（4） 根据迁移率理论进行辅助判断由于电子和空穴的迁移率不同，数字电路部分的PMOS管一般在宽度上都要比NMOS管大一些，如果某个PAD连接总是连接到宽度较大的MOS管则该PAD很可能是电源vdd。如果（4）的结论与“假设PAD排列”相符，则该假设就得到了进一步认证。（5） 根据PAD连接芯片内部电路类型进行最终判断根据“假设PAD排列”和说明书中的定义，选出2到3个类型明确的PAD（最好是数字电路的输入、输出，不要选择双向或模拟PAD），从该PAD处开始，提取一部分电路，直到发现该PAD的连线通过保护电路后连接到了某个逻辑门的输入或输出为止。如果证实输入PAD连接到了内部逻辑门的输入（栅极），同时输出PAD连接到内部逻辑门的输出（漏极），即可最后确认工艺类型。如果在步骤（5）中出现矛盾，则说明假设可能是错误的，应重新做出PAD排列假设并重复（4）和（5）。如果芯片中没有明确的数字PAD，在（4）与（5）矛盾时，应进一步提取电路，直到所有现象均可解释为止。2.1.2 pin标注集成电路封装不仅起到了集成电路芯片内键合点与外部进行电气连接的作用，也为集成电路芯片提供了一个稳定可靠的工作环境，对集成电路芯片起到机械或环境保护的作用，从而使集成电路芯片能够发挥正常的功能，并保证其具有高稳定性和可靠性。常见的集成电路封装形式如图2.3： (a) TSSOP封装俯视图 (b)封装侧视图图2.3 TSSOP封装(摘自TSC2046E的Datasheet)集成电路封装结构大都是对称的，一般芯片的第一个引脚边会有O标识出来，封装内部芯片和外壳连接剖视图如下：图2.4 TSSOP封装剖视图芯片上的PAD点通过金丝键合，与封装外壳铜引线相连，从而完成了芯片内输入输出端口与外界的连接，芯片封装的俯视示意图如下：图2.5 封装俯视示意图从图中我们可以看出，PAD点到芯片管脚的引线不能交叉，如果有交叉就可能导致交叉的金线短路，这一原则是pin标注的理论基础：PAD点排列顺序与外部pin引脚顺序一定是相同的。上一步骤已经确定了GND和VDD，因此只要依照datasheet依次推演就能确定芯片中所有PAD点的功能。使用ChipLogic的文本标注工具，对识别出的PAD点进行标识，标注文本大小500。2.1.3 器件单元识别目前应用于数模混合电路设计最主要的工艺为BiCMOS工艺。BiCMOS技术将单、双极两种工艺合适地融合在一起的技术，但这绝不是简单、机械地掺和在一起，很多工艺可以一块儿或设法结合在一起做。目前 BiCMOS工艺主要有两种：一是以CMOS为基础的BiCMOS工艺，这种工艺对保证CMOS器件的性能较为有利；二是以双极工艺为基础的BiCMOS 工艺，这种工艺比较张扬BJT器件的性能。BiCMOS也可以分为p阱工艺、n阱工艺以及双阱工艺，下面以n阱工艺说明BiCMOS中常用的有源及无源器件结构、工作原理以及参数特性。目前比较常见的BiCMOS工艺兼容的器件如图2.6：图2.6 BiCMOS兼容的器件下面以常见的n阱p衬底工艺为例，对基本器件进行说明：1. 有源器件有源器件简单地说就是需能(电)源的器件，更严格的定义为：有源器件是建立该器件的等效电路模型中含有策动源(电压源、电流源或者受控源)的一类器件。有源器件有两个基本特点：l 自身消耗电能l 除了输入信号外，还必须有外加电源才可以正常工作1) MOS管采用N阱工艺制作的PMOS与NMOS结构示意图如图2.7，在衬底为轻掺杂P-的材料上，扩散两个重掺杂的N+区就构成了N沟器件，两个N+区即源漏，中间为沟道。中间区域的表面上有以薄层介质材料二氧化硅将栅极（多晶硅）与硅隔离开。同样，P沟器件是在衬底为轻掺杂的N-的材料（即N阱或NWELL）上，扩散两个重掺杂的P+区形成的。图2.7 n阱工艺下的NMOS和PMOS图中的B端是指衬底，采用N阱工艺时，N阱一般接最高电位VDD，Psub接最低电位GND(一般BiCMOS工艺最低电位是地)。通常将PMOS、NMOS的源极与衬底接在一起使用。这样，栅极和衬底各相当于一个极板，中间是二氧化硅绝缘层，形成电容。当栅源电压变化时，将改变衬底靠近绝缘层处感应电荷的多少，从而控制漏极电流的大小。以N沟器件为例说明MOS管的工作原理：l N沟道增强型MOS管：当栅源之间不加电压时，漏源之间是两只背靠背的PN结，不存在导电沟道，因此即使漏源之间加电压，也不会有漏极电流。当UDS=0,且UGS0时，由于二氧化硅的存在，栅极电流为零。但是栅极金属层将聚集正电荷，它们排斥P型衬底靠近二氧化硅一侧的空穴，使之留下不能移动的负离子区，形成耗尽层。当UGS增大，一方面耗尽层加宽，另一方面将衬底的自由电子吸引到耗尽层于绝缘层之间，形成一个N型薄层，称为反型层，如图2.8。这个反型层即源漏之间的导电沟道。指沟道刚刚形成的栅源电压称为开启电压UGS(th)。UGS越大反型层越厚，导电沟道电阻越小。图2.8 N沟道增强型MOS管导通原理当UGS是大于UGS(th)的一个确定值时，若在漏源之间加正向电压，则产生一定的漏极电流。此时，UDS的变化对导电沟道的影响与结型场效应管相似，即当UDS较小时，UDS的增大使漏极电流线性增大，沟道沿源漏方向逐渐变窄，一旦UDS增大到使UGD= UGS(th)即UDSUGD- UGS(th)时，沟道在漏极一侧出现夹断点，称为预夹断，如图2.9所示。如果UDS继续增大，夹断区随之延长。而且UDS的增大大部分几乎用于克服夹断区对漏极电流的阻力。从外部看，漏极电流几乎不因UDS的增大而变化，管子进入恒流区，漏极电流几乎仅决定于UGS。（但还会呈一定斜率缓慢增加，是沟道调制效应引起的，即有效沟道长度变短。）图2.9 N沟道增强型MOS管饱和原理l N沟道耗尽型MOS管如果在制造MOS管时，在二氧化硅绝缘层中掺入大量正离子（或者在衬底沟道区注入与衬底相反类型的离子），那么即使UGS0，在正离子的作用下P型衬底表面也存在反型层，即漏源之间存在导电沟道，只要在源漏之间加正向电压，就会产生漏极电流。且UGS为正时，反型层加宽，漏极电流加大，反之漏极电流减小。当UGS从零减小到-Uj定值时，反型层消失，漏极电流为零。此时的UGS称为夹断电压UGS（off）。如图2.10：图2.10 N沟道耗尽型MOS管原理l 高宽长比MOS器件MOS晶体管的漏极电容限制了其开关速度和频率响应，为了增加开关速度，应该减小漏极电容与晶体管宽度的比。考虑到两个并联MOS管的情况，由于一个漏极被两个栅包围，这样的互相交叉将减小了一半，以此类推将漏极用环形栅四面包围，应该能够提供更小的。环形晶体管提供最小可能的比，但是漏极电容的减小是以源极电容的增加为代价的，由于源极电容通常与电源线等低阻抗节点相连，源极电容对电路的影响不大。环形晶体管有两种基本形式：方形栅结构(图2.11A)和圆形栅结构(图2.11B)。圆形栅理论上可以提供最小的比，因为它将漏极面积/周长比减到最小，流经环形栅的电流对称，晶体管宽度易于计算。流经方形栅的电流不一致，而且有效晶体管长度也不是很容易计算，方形栅有尖角，会因电场强度增加而过早产生雪崩击穿。(A) (B)图2.11 环形MOS结构(A) 方形 (B)圆形圆形栅MOS管的山内直径A和栅外直径B来表示其长度和宽度：2) 三极管双极型晶体管(BJT)在所有半导体器件中最为通用。除了作为电压或电流放大器的明确应用之外，双极型晶体管还在电压或