本科毕业设计--高速数据采集系统

1 毕业设计论文 高速数据采集系统 信息技术学院 电子信息科学与技术 姓名：陈 指导教师： 2 高速数据采集系统 作者：陈玲 指导教师： 论文摘要 :介绍了一种基于 FPGA（现场可编程门阵列）和 FIFO（先入先出存储器）的多通道高速 A D数据采集系统的设计方法，并给出了这种数据采集方法的硬件原理电路和主要的软件设计思路。本系统的特点在于该系统在单片机的控制下实现高速数据采集，采样频率可达 1 2 MHz。该系统可靠性高，抗干扰能力强，造价低廉。采用该设 计方法所设计的数据采集系统不但可以实现高速采集多通道的数据，而且还可以扩展模拟量的输入通道数。对于一般的高速数据采集系统而言，除了采用高速的 A/D 转换器、高速存储器等高速器件之外，还要解决如何高速寻址、如何控制总线逻辑、如何进行高速存储以及如何方便地与 PC 机交换数据等问题。这些问题都是设计一个高速数据采集系统所要共同面对的问题。兼顾这些共性问题，笔者设计了一套以精确故障定位为目的的高速数据采集系统。 Abstract: Introduced based on a CPLD (complex programmable logic devices) and FIFO (first in first out memory), multi-channel high-speed data high-speed system design A/D methods, and methods of providing such data collection hardware circuit and the main principles of software design ideas. Characteristics of the system lies in the system of control in Chanpianji achieve high-speed data collection, sampling frequency to 12 MHz. The high reliability of the system, anti-interference capability is strong, prices are low. The design methodology used to design the data collection system can achieve high-speed multi-channel data acquisition, simulation, but can also expand the volume of a few passages. High-speed data acquisition system in general, in addition to using high-speed A/D, high-speed, high-speed memory devices, but also how to solve the high-speed Xinzhi, how to control the bus logic, how to facilitate high-speed storage and data exchange with a PC. These problems are designed to be a high-speed data acquisition system common problems. Both of these common problems, the authors designed a precise breakdown as to the purpose of high-speed data acquisition systems. 关键词： FPGA 高速数据采集系统 单片机 3 目录 第一章绪论 . 5 1.1 发展前景及研究意义 . 5 第二章系统硬件设计 . 6 2.1 系统设计原理框图 . 6 2.2 设计基本思 想 . 6 2.3.1AT89C51 简介 . 7 2.3.2FIFO 存储器件 IDT72V2113 简介 . 9 2.3.3FPGA 芯片简介 . 12 2.3.4AD 转换芯片 TLC5510 的简介 . 15 2.3.5 串口 RS232 的简介 . 18 第三章系统设计原理及工作原理 16 3.1AD 转换工作原理 . 19 3.2 关于 FPGA 的简介 . 20 3.2.1FPGA 的概述 . 20 3.3FPGA 实现硬件采样的原理 . 21 3.4 显示电路的工作原理 . 22 3.4.1 七段显示器的原理 . 22 3.4.2 静态显示接口 . 23 第四章数据采集软件设计 . 25 4.1 数据处理 . 25 第五章结束语 . 26 第六章 附录 . 27 6.1 系统设计总体流程图 . 27 6.2 系统设计程序 . 29 6.3 系统总体电路图 . 30 6.4 参考文献： . 31 4 5 第一章绪论 1.1 发展前景及研究意义 现代工业生产和科学研究对数据采集的要求日益提高。计算机技术的发展为现代大工业的发展提供了硬件保障。工业应用系统对作为控制的计算机也提出了新的要求。一 方面要求主控机处理的数据更多，速度也更快；另一方面由于应用系统复杂程度不断提高，控制单元种类很多，速度有快有慢，要求主控机有较强的适应性。总线技术的发展为各种系统的设计提供了很大方便，提高了系统运行的速度，用户可以进行各种组合。 PC 机总线通常联接到 PC 微机的扩展槽再经插槽为外设提供 I O通道，速度和可靠性都很高。主机板通过扩展槽这种开放式的总线体系与各种外围设备进行信息交换。 IBM 的 16位工业标准 ISA 总线是在工业生产中广为使用的工控机系统总线，这种总线的技术已经很成熟并被广泛采用。 目前不同性能指标的通用或 专用的数据采集系统，在各种领域中随处可见。但是，由于成本或技术开发等众多因素的影响，一般的数据采集系统其速度和通道数不能满足一些特殊领域的测试要求，或者满足这些要求的系统又由于成本相当高而市场推广的难度加大。 高速数据采集是目前数据采集的发展方向。随着微电子技术飞速发展，电子器件运行速度有了很大的提高，几十兆采样频率的 AD 逐渐得到广泛的应用。但是，数据传输和存储一直制约着数据采集系统向更高速度上的发展。因此，如何进行高速的数据传输和存储是大容量连续数据采集系统的技术关键。目前一般是从两个方面进行考虑： 1 采 用高速传输协议，例如 PCI、 USB2.0、 1394 等高速的数据传输协议，将采样数据传送到主机，然后进行后续处理； 2 采用高速度、大容量的存储器件，如 SDRAM、 SBSRAM、 FIFO 等 ,将采样数据存储在采集板上直接进行处理。其中高速 FIFO 就是硬件上得到广泛使用的一种存储器件，因此我们采用了高速的 FIFO 器件 IDT72V2113。 对于一般的高速数据采集系统而言，除了采用高速的 A/D 转换器、高速存储器等高速器件之外，还要解决如何高速寻址、如何控制总线逻辑、如何进行高速存储以及如何方便地与 PC 机交换数据等问 题。这些问题都是设计一个高速数据采集系统所要共同面对的问题。 本文介绍的高速数据采集，实现了数据的高速数据采集、数据存储、数据分析等。使 CPU 能控制和协调外设的运行，并提出了一种解决慢速外设和高速 CPU 时序之间矛盾的方法。可以应用于高频数据的采集、分析处理。 1.2 方案论证： 随着单片机构成的较小系统中对信号进行实时处理（如谐波分析等）已经成为可能，且越来越受到人们的重视。这就要求作为最底层的数据采集系统，既要具有很高的采样速率，又要能提供更丰富的原始数据信息。 常规采集方案为： （ 1）由单片机直 接控制的采集方案，这是最简单最常用的控制方案。由于每次采样都要有单片机的参与，需占用单片机的时间，影响其数据处理，而且对于多通道、多个 A D转换器的控制，因所需处理的信息更多，则更加不方便。 6 （ 2）由 DMA 控制的采集方案。此方案硬件电路复杂，若与单片机配合使用，需要单片机具有总线挂起功能（ Hold 功能），否则还需要进行总线切换。在总线挂起的时候，单片机就不能访问外部存储器和外部端口，如果单片机要访问外部数据，也只能等待总线的释放，这样就带来很多不方便，也影响数据的及时处理。 在电力系统的微机检测系统中或 者其他数据巡检系统中，需要对多通道的数据作快速的采集分析，尤其是对于实时性很强的系统，更要求采集获得的数据必须实时准确地反映系统的运行情况，例如，故障滤波和实时在线监测系统。本文提出了一种易与各种单片机系统接口的由纯硬件电路控制的多通道高速数据采集系统。它的自动采样硬件电路主要采用 FPGA（ Field Programmable Gate Array）和 FIFO（ First In First Out）技术设计而成。该装置可以实现多路模拟量的高速采集，每一个模数转换器（ ADC）可以采集 10 个通道的数据，并且多个 模数转换器件的输出可以以总线形式进行扩展。 第二章系统硬件设计 2.1 系统设计原理框图 多通道高速 A D数据采集系统的设计原理框图如图 1 所示： 图 2.1 高速数据采集系统原理框图 2.2 设计基本思想 7 图中模拟量经过低通滤波器预处理后，再进入采样保持器（ S H），经多路开关（ Multi channel Switches）分时切换进入模数转换器，通过单片机的触发，在 FPGA 器件的控制下，进入一次循环采样，并将采样数据依顺序打入 FIFO 器件，单片机在每个采样结束后直接从 FIFO 芯片中读出数据即可。该多通道高速 A D数据采集系统的设计核心就是在单片机的每一个定时中断时，从 FIFO 芯片中读入采样数据后，复位 FIFO 器件，触发 FPGA 进行硬件时序控制采样，采样过程不需要单片机的参与，单片机可以并行处理主程序中的数据。 高速数据采集的数据存放在双口 RAM 中，需要向 PC机传送数据。通过对单片机来读 SRAM 中的数据，而没有采用对存储器的操作办法。当读入数据满时，发出信号停止采样。 PC 系列微机系统的端口地址空间为 000 3FFH，这些地址通过对 A0 A9 这 10根地址线译码生成。系统预留给用户的地址为 300 31FH，作为用户 I O 口的扩展。 AEN 参与译码 ，当 AEN 0时，才有效，表明此时由 CPU 行使总线控制权。 2.3 芯片介绍 2.3.1AT89C51 简介 AT89C51 是一种带 4K 字节闪烁可编程可擦除只读存储器（ FPEROM Falsh Programmable and Erasable Read Only Memory）的低电压，高性能 CMOS8 位微处理器。该器件采用 ATMEL 高密度非易失存储器制造技术制造，与工业标准的MCS-51 指令集和输出管脚相兼容。由于将多功能 8位 CPU 和闪烁存储器组合在单个芯片中， ATMEL 的 AT89C51 是一种高效微控制器，为很多嵌入式控制系统提供了一种灵活性高且价廉的方案。 图 2.2 单片机结构图 1主要特性： 与 MCS-51 兼容 8 4K 字节可编程闪烁存储器 寿命： 1000 写 /擦循环 数据保留时间： 10 年 全静态工作： 0Hz-24Hz 三级程序存储 器锁定 128*8 位内部 RAM 32 可编程 I/O 线 两个 16位定时器 /计数器 5 个中断源 可编程串行通道 低功耗的闲置和掉电模式 片内振荡器和时钟电路 2管脚说明： VCC：供电电压。 GND：接地。 P0口： P0口为一个 8位漏级开路双向 I/O 口，每脚可吸收 8TTL 门电流。当 P1口的管脚第一次写 1时，被定义为高阻输入。 P0 能够用于外部程序数据存储器，它可以被定义为数据 /地址的第八位。在 FIASH 编程时， P0 口作为原码输入口，当 FIASH 进行校验时， P0输出原码，此时 P0 外部必须被拉高 。 P1口： P1口是一个内部提供上拉电阻的 8 位双向 I/O 口， P1 口缓冲器能接收输出 4TTL 门电流。 P1 口管脚写入 1后，被内部上拉为高，可用作输入， P1 口被外部下拉为低电平时，将输出电流，这是由于内部上拉的缘故。在 FLASH 编程和校验时， P1 口作为第八位地址接收。 P2口： P2口为一个内部上拉电阻的 8 位双向 I/O 口， P2 口缓冲器可接收，输出4个 TTL 门电流，当 P2 口被写“ 1”时，其管脚被内部上拉电阻拉高，且作为输入。并因此作为输入时， P2 口的管脚被外部拉低，将输出电流。这是由于内部上拉的缘故。 P2 口当用于外 部程序存储器或 16 位地址外部数据存储器进行存取时， P2 口输出地址的高八位。在给出地址“ 1”时，它利用内部上拉优势，当对外部八位地址数据存储器进行读写时， P2 口输出其特殊功能寄存器的内容。 P2口在 FLASH 编程和校验时接收高八位地址信号和控制信号。 P3口： P3口管脚是 8个带内部上拉电阻的双向 I/O 口，可接收输出 4个 TTL 门电流。当 P3 口写入“ 1”后，它们被内部上拉为高电平，并用作输入。作为输入，由于外部下拉为低电平， P3 口将输出电流（ ILL）这是由于上拉的缘故。 P3口也可作为 AT89C51 的一些特殊功能口， 如下表所示： 口管脚 备选功能 P3.0 RXD（串行输入口） P3.1 TXD（串行输出口） P3.2 /INT0（外部中断 0） P3.3 /INT1（外部中断 1） P3.4 T0（记时器 0 外部输入） P3.5 T1（记时器 1 外部输入） P3.6 /WR（外部数据存储器写选通） P3.7 /RD（外部数据存储器读选通） 9 P3口同时为闪烁编程和编程校验接收一些控制信号。 RST：复位输入。当振荡器复位器件时，要保持 RST 脚两个机器周期的高电平时间。 ALE/PROG：当访问外部存储器时，地址锁存允许的输出电 平用于锁存地址的地位字节。在 FLASH 编程期间，此引脚用于输入编程脉冲。在平时， ALE 端以不变的频率周期输出正脉冲信号，此频率为振荡器频率的 1/6。因此它可用作对外部输出的脉冲或用于定时目的。然而要注意的是：每当用作外部数据存储器时，将跳过一个 ALE 脉冲。如想禁止 ALE 的输出可在 SFR8EH 地址上置 0。此时， ALE 只有在执行 MOVX， MOVC 指令是 ALE 才起作用。另外，该引脚被略微拉高。如果微处理器在外部执行状态 ALE 禁止，置位无效。 /PSEN：外部程序存储器的选通信号。在由外部程序存储器取指期间，每个 机器周期两次 /PSEN 有效。但在访问外部数据存储器时，这两次有效的 /PSEN 信号将不出现。 /EA/VPP：当 /EA 保持低电平时，则在此期间外部程序存储器（ 0000H-FFFFH），不管是否有内部程序存储器。注意加密方式 1 时， /EA 将内部锁定为 RESET；当/EA 端保持高电平时，此间内部程序存储器。在 FLASH 编程期间，此引脚也用于施加 12V 编程电源（ VPP）。 XTAL1：反向振荡放大器的输入及内部时钟工作电路的输入。 XTAL2：来自反向振荡器的输出。 3振荡器特性 XTAL1 和 XTAL2 分别为反向 放大器的输入和输出。该反向放大器可以配置为片内振荡器。石晶振荡和陶瓷振荡均可采用。如采用外部时钟源驱动器件， XTAL2 应不接。有余输入至内部时钟信号要通过一个二分频触发器，因此对外部时钟信号的脉宽无任何要求，但必须保证脉冲的高低电平要求的宽度。 4芯片擦除 整个 PEROM 阵列和三个锁定位的电擦除可通过正确的控制信号组合，并保持 ALE管脚处于低电平 10ms 来完成。在芯片擦操作中，代码阵列全被写“ 1”且在任何非空存储字节被重复编程以前，该操作必须被执行。 此外， AT89C51 设有稳态逻辑，可以在低到零频率 的条件下静态逻辑，支持两种软件可选的掉电模式。在闲置模式下， CPU 停止工作。但 RAM，定时器，计数器，串口和中断系统仍在工作。在掉电模式下，保存 RAM 的内容并且冻结振荡器，禁止所用其他芯片功能，直到下一个硬件复位为止。 2.3.2FIFO 存储器件 IDT72V2113 简介 高速数据采集是目前数据采集的发展方向。随着微电子技术飞速发展，电子器件运行速度有了很大的提高，几十兆采样频率的 AD 逐渐得到广泛的应用。但是，数据传输和存储一直制约着数据采集系统向更高速度上的发展。因此，如何进行高速的数据传输和存储是大容量连 续数据采集系统的技术关键。目前一般是从两个方面进行考虑： 1 采用高速传输协议，例如 PCI、 USB2.0、 1394 等高速的数据传输协议，将采样数据传送到主机，然后进行后续处理； 2 采用高速度、大容量的存储器件，如 SDRAM、 SBSRAM、 FIFO 等 ,将采样数据存储在采集板上直接 10 进行处理。其中高速 FIFO 就是硬件上得到广泛使用的一种存储器件，在此详细介绍了美国 IDT 公司的 IDT72V2113 的内部结构、主要功能及其使用方法，并就如何实现多片 72V2113 的字长和深度扩展的软件和硬件连接给出详细的说明。 1) IDT72V2113 功能介绍 IDT72V2113 是由美国 IDT 公司生产的高速大容量先进先出存储器件。其最高工作频率为 133MHz；容量为 512K 字节，可以通过引脚方便的将容量设置成512K 9bit 或者 256K 18bit 两种方式； IDT72V2113 可以设置标准工作模式或者FWFT（ Fist Word Fall Through）工作模式，并提供全满、半满、全空、将满以及将空等五种标志信号。 图 2.3 IDT72V2113 内部原理图 IDT72V2113 的内部结构如图 2.3 所示，主要由一个内部 RAM 阵列以及 读写控制单元、读写指针单元、输入输出寄存器、标志信号以及复位单元组成。其内部 RAM 阵列采用先进先出设计技术，外部数据首先存到输入数据寄存器，再传送到 RAM 阵列，依次保存，数据的先后顺序通过修改写指针确认。 RAM 阵列始终检测输出数据寄存器的状态，一旦为空， RAM 阵列的数据送到输出数据寄存器，外部设备可以直接从输出数据寄存器读出数据，数据的读顺序通过读指针来控制。通过设置输出使能引脚为高状态来禁止数据的输出，以减低芯片的功耗。为了方便数据的读写， IDT72V2113 还增加了一些对数据读写的控制信号，包括读写使能 、读写时钟以及字宽控制等。 2） IDT72V2113 的字长和字深扩展 11 大容量数据存储是高速数据采集系统迫切需要解决的问题，例如，一个 20M采样速率、 8位的 ADC，在一秒钟的时间内所采集到的数据量是 20M 字节，虽然IDT72V2113 的单片容量是 512K 9 bit，可以很好的满足一般的数据采集系统的需要，但是，对于高速、无间隔的数据采集系统来说，一片的容量是不够的。IDT72V2113 便于扩展的特性可以很容易地解决这个问题。其容量扩展可以分为字长扩展和深度扩展，且不需要外部控制电路，很方便电路设计及软件开发 。 IDT72V2113 的字长扩展 IDT72V2113 的字长扩展比较简单，只要把各个芯片的控制信号连在一起就可以实现。这里需要注意的是 EF/IR 和 FF/OR 两个引脚，在标准模式下这两个管脚的功能为 EF 和 FF，把各个芯片这两个管脚分别相与；在 FWFT 模式下，这两个管脚功能为 IR 和 OR，把各个芯片的这两个管脚分别相或，这样就可以确保同步读写每一个 IDT72V213。 IDT72V2113 的深度扩展 IDT72V2113 的深度扩展方式仅适用于 FWFT 工作模式。两片 IDT72V2113 的字深扩展的硬件连接如图 2.4 所示。其中，传输时钟可以选择写时钟和读时钟中频率高的那个时钟信号。工作原理为：当有数据写入第一片 FIFO 中后，其输出允许信号（ OR）低有效，从而使第二片 FIFO 的写使能信号有效；同时，只要第二片FIFO 中仍有空间，它的输入允许信号（ IR）有效（低有效），从而使第一片 FIFO的读使能信号（ REN）有效，这样，在传输时钟的驱动下，数据由第一片 FIFO向第二片 FIFO 传送，直到第二片 FIFO 写满为止，以后的数据将储存在第一片FIFO 中。通过深度扩展，两片 IDT72V2113 可形成容量为 1M 9 bit 的数据 缓冲。 3） IDT72V2113 的容量扩展实例 12 IDT72V2113 不仅可以通过字长扩展和深度扩展来实现容量扩展，而且可以将两者结合起来，进行更大容量的扩展，如用四片 IDT72V2113 扩展成容量为 1M 18 bit 的数据缓冲，连接图如图 2.5 所示。图 2.5 容量扩展示例 2.3.3FPGA 芯片简介 本数据采集的设计中，选用一片 FLEX10K 系列芯片 EPF10K130V EPF10K130B来实现时序发生器的功能 。 FLEX 10K是 ALTERA公司研制的第一个嵌入式的 PLD，它具有高密度、低成本、低功率等特点，是当今 ALTERA CPLD 中应用前景最好的器件系列之一。它采用了重复可构造的 CMOS SRAM 工艺，并把连续的快速通道互连与独特的嵌入式阵列结构相结合，同时可结合众多可编程器件来完成普通门阵列的宏功能。每一个 FLEX 10K 器件均包括一个嵌入式阵列和一个逻辑阵列，因而设计人员可轻松地开发集存贮器、数字信号处理器及特殊逻辑等强大功能于一身的芯片 。 FLEX10K 系列是 Altera 公司新近开发的一种高性能可编程逻辑 器件系列，它的结构特点使之有很多新颖的功能，尤其适合于数字信号处理系统应用。 1） FLEX10K 系列主要具有以下特点： 是第一种商品化的具有嵌入阵列（ embeded array）的可编程逻辑器件 系列，可以高效实现片内存储器和复杂逻辑函数。 高容量，单片集成度为 1 万 10 万等效逻辑门，具有 720 5392 个片内寄 存器，可以在不占用内部逻辑资源的条件下实现 6,144 24,576 bits 的片内 存储器。 具有灵活的内部连线资源，内部模块间采用高速、延时可预测的快速通 道连接，逻辑单 元间具有高速、高扇出的级联链和快速进位链，片内还有三 态网络和 6 个全局时钟以及 4个全局清零信号。 丰富的 I/O 资源，每个 I/O 管腿可以选择为三态控制或集电极开路输出， 还可以通过编程控制每个 I/O 管腿的速度以及 I/O 寄存器的使用。 13 采用 0.5 微米三层金属 SRAM 工艺，配置信息由片外存储器或主机提供，可 以灵活实现在线动态重构功能。片内包含符合 IEEE 标准的边界扫描测试（ BST） 电路。对 3.3V 和 5V 电源兼容，并具有低功耗工作模式。 灵活的封装形式，具有 84 560 管腿的多种封装，并且该系列内同一封 装 的不同型号芯片管腿兼容。 Altera 公司的 FLEX10K 是工业界第一个嵌入式的 PLD，具有高密度、低成本、低功率等优点。器件的主要结构特点是除主要的逻辑阵列块（ LAB）之外，首次采用了嵌入阵列块（ EAB）。每个阵列块包含 8个逻辑单元（ LE）和一个局部互连。一个 LE 又由四输入查找表（ LUT）、一个可编程寄存器和专用的载运和级联功能的信号通道所组成。 在 FLEX10K 器件中，把每一组逻辑单元（ 8个 LE）组成一个逻辑阵列块（ LAB），所有的逻辑阵列块（ LAB）排成行和列。在一行里还包含一个单一的 EAB。多 个LAB 和多个 EAB 采用快速通道互相连接。 嵌入式阵列块（ EAB）是 FLEX10K 系列器件在结构设计上的一个重要部件。它是一个输入端口和输出端口都带有寄存器的一种灵活的 RAM 块，嵌入阵列块（ EAB）组成的规模和灵活性对比较多的内存是适宜的。 采用可编程的带有只读平台的嵌入阵列块（ EAB）在配置期间可执行逻辑功能并建立一个大的查找表（ LUT），在这个查找表里用查找的结果执行组合逻辑函数，而不用计算它们。显然，用这种组合逻辑函数执行比通常在逻辑里应用算法执行要快，而且专用 EAB 容易应用，并且快速提供可能预测的 延迟。 该系列芯片是 ALTERA 公司典型的可通过 JTAG 在线编程的 FPGA 器件。外部时钟信号作为 FPGA 时序发生器的基准信号，所有时序信号的产生都是以此为基础的。 EPF10K130V EPF10K130B 芯片内部分为两部分：一部分是信号处理控制时序发生器，它为信号处理 (如 A/D 转换、数字信号存取等 )提供各种同步控制时序；另一部分是驱动时序发生器，它根据具体驱动时序逻辑的要求，产生工作所需的驱动信号，并通过积分控制信号设定不同的积分周期，同时它还为信号处理控制时序的产生提供时钟控制信号。该数据采集系统有三种工 作状态：数据采集系统初始化；数据采集过程；机读取信号过程。 14 每个 FLEX 10K 中的 EAB 均含有 2048bit 的 RAM。另外，每个 EAB 单元中还包括数据区、总线和读 /写控制等几部分。图 2.6 所示为 EAB 单元的内都结构。 数据区是 EAB 的核心部分，每个 EAB 包含 2048bit 的 RAM，同时又可根据数据线 /地址线的不同设置将其宽度调整为 20481bit， 10242bit， 5124bit，2568bit 等。 总线是指 EAB 中所包括的三条总线，即输入数据总线、 地址总线和输出数据总线。其中输入数据总线可以配制成 8bit、 4bit、 2bit 或 1bit 位宽；地址总线同数据总线相适应，具有 8bit、 9bit、 10bit 或 11bit 位宽；而输出数据总线则与输入总线相对应，这三条总线都设计有同步 /异步两种工作方式。 第三部分为读 /写控制部分。当 EAB 用于异步 RAM 电路时，必须外加 RAM 写使能信号 WE，以保证数据和地址信号满足其时序要求，而当 EAB 用作同步 RAM时，它可以产生相对其全局时钟信号的 WE 信号。 EAB 的 RAM 与 EPGA 中的分布式RAM 不同， FLEX 10k EAB 能 够信号可预测的定时关系，而且 EAB 的写使能信号（ WE）即可与输入时钟同步工作，也可以异步工作。另外， EAB 还包含用于同步设计的输入寄存器、输出寄存器和地址寄存器。 EAB 的输出可以是寄存器输出，也可以是组合输出， EAB RAM 的大小很灵活，因此，它既可以配置成 2568、 5124，也可以配置成 10242或 20481。 FLEX 10K 器件的 EAB 资源如表 1所列。 EAB 的 RAM 资源较为丰富，可用来设计 RAM、 FIFO 及双端口 RAM 等许多应用电路。 表 1 FLEX 10K 器件 EAB 资源 器件型号 EAB 的个数 EPF10K10 EPF10K10A 3 EPF10K20 6 EPF10K30 EPF10K30A EPF10K30B 6 15 EPF10K40 8 EPF10K50 EPF10K50V EPF10K50B 10 EPF10K70 9 EPF10K100 EPF10K100A EPF10K100B 12 EPF10K130V EPF10K130B 16 一片 FPGA 可以替代原来的几十个分立元件来实现数据采集系统中各种驱动和控制时序逻辑，而且 FPGA 还允许设计编程保密位。采用 FPGA 有利于减小系统电路板的面积、提高系统的安全保密性、降低系统功耗和保证产品的质量。总之，时序发生器的可编程特性使其能够最大程度地满足用户的不同要求。 2.3.4AD 转换芯片 TLC5510 的简介 AD 转换器采用 TI 公司的 T LC 5510 芯片。 TLC 5510 为 5V 电源、 8bit、 20Msps的高速并行 A/D 转换器，最大量程为 2V。 （） 的引脚说明 为引脚、表贴封装形式（）。其引脚排列如图所示。各引脚功能如下： ：模拟信号地； ：模拟信号输入端； 16 ：时钟输入端； ：数字信号地； ：数据输出端口。为数据最低位，为最高位； ：输出使能端。当为低时， 数据有效，当为高时，为高阻抗； ：模拟电路工作电源； ：数字电路工作电源； ：内部参考电压引出端之一，当使用内部电压分压器产生额定的基准电压时，此端短路至端； ：参考电压引出端之二； ：参考电压引出端之三； ：内部参考电压引出端之四，当使用内部电压基准器产生额定的基准电压时，此端短路至端。 （） 的内部结构及工作过程 的内部结构如图所示。 由图中可以看出：模数转换器内含时钟发生器、内部基准电压分压器、套高位采样比较器、编码器、锁存器、套低位采样比较器、编码器和个低位锁存器等电路。的外部时钟信号通过其内部的时钟发生器可产生路内部时钟，以驱动组采样比较器。基准电压分压器则可用来为这组比较器提供基准电压。输出 信号的高位由高位编码器直接提供，而低位的采样数据则由两个低位的编码器交替提供。 的工作时序时钟信号在每一个下降沿采集模拟输入信号。第次采集的数据经过个时钟周期的延迟之后，将送到内部数据总线上。在工作时序的控制下，当第一个时钟周期的下降沿到来时，模拟输入电压将被采样到高比较器块和低比较器块，高比较器块在第二个时钟周期的上升沿最后确定高位数据，同时，低基准电压产生与高位数据相应的电压。低比较块在第三个时钟周期的上升沿的最后确定低位数据。高位数据和低位数据在第四个时钟周期的 上升沿进行组合，这样，第次采集的数据经过个时钟周期的延迟之后，便可送到内部数据总线上。此时如果输出使能有效，则数据便可被送至位数据总线上。由于的最大周期为，因此，数模转换器的最小采样速率可以达到。 17 在电路中，模拟电源 VDDA 和数字电源 VDDD 相互独立。 VDDA 与数字地 AGND 之间及 VDDD 与模拟地 DGND 之间都用 4.7电容、 0.1电容和铁氧磁环去耦和消除电源的纹波。 AGND 与 DGND 分开，以避免数字信号给 模拟信号带来噪声。放大后的视频信号直接加在 TLC5510 的 19 脚。 TLC5510 的时钟信号由 TMS320F206的时钟信号输出脚 CLKOIU1 提供。 （ 3）在线阵数据系统中的应用 图 2.8 为的典型外接电路。图中的为高频磁珠，模拟供电电源经为三部分模拟电路提供工作电流，以获得更好的高频去耦效果。 18 在用该数据采集系统采集数据的过程中，当系统输入端输入模拟信号时，在由时序发生器产生的转换控制时钟的同步控制 下， 会将差动放大、低通滤波后的模拟信号实时地转换为与其模拟幅值相对应的数字信号，当的输出使能 为低电平且高速数据存储器的地址译码控制和写控制均有效时，系统可将转换结果存入高速数据存储器，以等待机的读取。为了使系统输入的模拟信号能够正确可靠的转换和存储，在设计过程中，对的工作控制时钟、输出使能及高速数据存储器的地址译码控制时钟、读写控制时钟的周期做了具体的时间预算，并对它们之间的逻辑相位关系做了详细的研究。根据预算，将时序发生器内部的计数器、比较器 、逻辑门以及触发器等进行逐级分频和逻辑组合，从而使其产生正确可靠的时序逻辑。系统及数据分析实验证明，采用作为转换芯片，其接口电路简单实用，使用方便，稳定性好。 2.3.5 串口 RS232 的简介 采用 RS-232 标准的通信连接，电平转换芯片采用 MAX232。 RS-232 是目前串行通信中最常用的总线，其标准 RS-232C 是美国电子工业协会 EIA 制定的串行物理接口协议。 RS 表示 EIA 的“推荐标准”， 232 为标准编号。 RS-232 接口的特征是负逻辑，单端驱动，共地接收，只适用于点对点通信。当信 号线上的电平 -3V -15V 时，表示逻辑“ 1”；当信号线上的电平为 +3v +15V 时，表示逻辑“ 0”。 19 通信双方使用一条公共信号地线作电平参考。 RS-232C 标准规定，驱动器负载电容不超过 2500pF，通信距离受此电容的限制。另外， RS-232 属于单端信号传送，存在共地噪声和不能抑制的共模干扰；因此其通信距离限 15m 以下，通信速率限于 20Kbps 以下。 第三章系统设计原理及工作原理 3.1AD 转换工作原理 AD 转换器采用 TI 公司的 T LC 5510 芯片。 TLC 5510 为 5V 电源、 8bit、 20Msps的高速并行 A/D 转换器，最大量程为 2V。 TLC5510 的工作特点是：以流水线方式工作，在每一个 clk 周期都启动一次采样，完成一次采样；每次启动采样是在 clk 的下降沿进行，不过采样转换结果的输出却在 2.5 个周期后，如果计算上输出时延 Tdd，从采样到输出需经2.5*Tclk+Tdd。对于需要设计的采样控制器，可以认为，每加 一个采样 clk 周期，A/D 就会输出一个采样数据。当采样时钟为高电平时， A/D 转换器处于跟踪状态；时钟下降沿时，输入信号被保持， A/D 转换器进入转换状态，转换数据延迟 2.5个时钟周期后在时钟上升沿输出。这样对于 A/D 采样，每一个时钟到来时就会有采样数据输出。因此 TLC5510 除了数据线外，还包含一个输出允许接口信号。对于一个数据采样系统关键的是地址产生电路和采样时钟产生电路，传统的采样大多是借助于逻辑芯片来分别实现这两部分电路。而这里引入软件采样的概念，即利用软件编程的方法来分别产生 A/D 采样所需的时钟脉冲和 地址信号。控制采样的指令如下。 LD 起始地址， A RPT 每行采样点数 WRITE Smem 多通道高速 A D数据采集系统的采样部分的原理框图如图 3.1 所示。它由一片多路模拟开关 MAX306，一片 TLC5510，构成了一个数据转换单元。 MAX306是一个 16路的多路模拟开关，为了减小采样误差， TLC 采用内部 2 5V 电压基准源，输入接到 TLC5510 的数据线上，输出接到连接 FIFO 的输入数据总线上，可以将多个这样的数据转换单元并接到总线上，通过每个单元的 74HC245 的使能脚选通。由于设计上是可以扩展 的，即，将多个数据转换单元数据输出总线并联接到 FIFO 的输入总线上，所以，采用将 TLC5510 的 BUSY 位作为数据位最低位读入。由于可以是多通道多 A D转换器的工作模式，在设计时已经考虑到采样保持及转换时间的要求，并给出了一定的裕度，定时采样时不必判断 A D转换是否完成，而直接读取总线上的数据。在数据处理时，判断最低位是否为 0来确定本次采样数据是否有效，如果有效，则右移一位得到有效数据，当然，这样会降低采样精度，但对一般的数据处理系统， 8 位也已经足够了。如果无效，则舍弃本次采样数据，并累加无效次数，计数超 过设定的次数，则应发出告警，提示TLC5510 采样异常。 20 3.2 关于 FPGA 的简介 3.2.1FPGA 的概述 FPGA 是复杂的 PLD，专指那些集成规模大于 1000 门以上的可编程逻辑器件。它由与阵列、或阵列、输入缓冲电路、输出宏单元组成，具有门电路集成度高、可配置为多种输入输出形式、多时钟驱动、内含 ROM 或 FLASH(部分支持在系统编程 )、可加密、低电压、低功耗以及支持混合编程技术等突出特点。而且 CPLD 的逻辑单元功能强大，一般的逻辑在单元内均可实现，因而其互连关系 简单，电路的延时就是单元本身和集总总线的延时 (通常在数纳秒至十数纳秒 )，并且可以预测。所以 FPGA 比较适合于逻辑复杂、输入变量多但对触发器的需求量相对较少的逻辑型系统。 当今社会是数字化的社会，是数字集成电路广泛应用的社会。数字集成电路本身在不断地进行更新换代。它由早期的电子管、晶体管、小中规模集成电路、发展到超大规模集成电路 (VLSIC，几万门以上 )以及许多具有特定功能的专用集成电路。但是，随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电 路 (ASIC)芯片，而且希望 ASIC 的设计周期尽可能短，最好是在实验室里就能设计出合适的 ASIC 芯片，并且立即投入实际应用之中，因而出现了现场可编程逻辑器件 (FPLD)，其中应用最广泛的当属现场可编程门阵列 (FPGA)和复杂可编程逻辑器件 (CPLD)。 FPGA 是可编程逻辑器件，是在 PAL,GAL 等逻辑器件的基础之上发展起来的。同以往的 PAL,GAL 等相比较， FPGA 的规模比较大，它可以替代几十甚至几千块通用IC 芯片。这样的 FPGA 实际上就是一个子系统部件。这种芯片受到世界范围内电子工程设计人员的广 泛关注和普遍欢迎。经过了十几年的发展，许多公司都开发出了多种可编程逻辑器件。比较典型的就是 XILINX公司的 FPGA 器件系列和 ALTERA公司的 CPLD 器件系列，它们开发较早，占用了较大的 PLD 市场。通常来说，在欧洲 21 用 XILINX的人多，在日本和亚太地区用 ALTERA 的人多，在美国则是平分秋色。全球 PLD/FPGA 产品 60%以上是由 ALTERA和 XILINX提供的。可以讲 ALTERA和 XILINX共同决定了 PLD 技术的发展方向。当然还有许多其它类型器件，如： LATTICE， VANTIS，ACTEL， QUICKLOGIC， LUCENT等。 3.2.2FPGA 的发展： 可编程逻辑器 (PLD)是 70 年代发展起来的一种划时代的新型逻辑器件，一般来说， PLD 器件是由用户配置以完成某种逻辑功能的电路。 PLD 器件自问世以来，制造工艺上采用 TTL、 CMOS、 ECL 及静态 RAM 技术，器件类型有 PROM、艺高度发展的产物。 80 年代末，美国 ALTERA 和 XILINX 公司采用 EECMOS 工艺，分别推出大规模和超大规模的复杂可编程逻辑器件 (CPLD)和现场可编程逻辑门阵列器件 (FPGA)，这种芯片在达到高度集成度的同时，所具有的 应用灵活性和多组态功能是以往的LSI/VLSI 电路无法比拟的。到 90 年代， CPLD/FPGA 发展更为迅速，不仅具有电擦除特性，而且出现了边缘扫描及在线编程等高级特性。另外，外围 I/O 模块扩大了在系统中的应用范围和扩展性。 较常用的有 XILIN X 公司的 EPLD 和 ALTERA 及 LATTICE 公司的 CPLD。 1992 年LATTICE 公司率先推出 ISP(IN-SYSTEM PROGRAM-MABILITY)，并推出 ISP_LSI1000 系列高密度 ISP 器件。 1998 年 HDPLD 的主流产品集成 度约为 1 3 万门，同 时 25万门产品开始面世， 1999 年产品集成度 40 万门， 2000 年已经出现了容量为 200 万门的产品。 PLD 器件目前正朝着更高速、更高集成度、更强功能和更灵活的方向发展，它 EPROM、 E2PROM、 FPLA、 PAL、 GAL、 PML 及 LCA 等， PLD 在性能和规模上的发展，主要依赖于制造工艺的不断改进，高密度 PLD 是 VLSI 集成工不仅已成为标准逻辑器件的一个强有力的竞争对手，也成为掩膜式专用集成电路的竞争者。 3.3FPGA 实现硬件采样的原理 FIFO 的 D0 D7 连接到 A D 转换单元的 TLC5510 的输出数据线 上， WR F是由 CPLD 发出的将 TLC5510 转换完成后的数据打入 FIFO 的写信号， RD F是 单片机采样数据从 FIFO 芯片中读出的读信号。 /RST F复位 FIFO 芯片的信号， S H是启动采样保持器工作在采样还是保持状态的控制信号， CH0 CH3 是每一片 A D芯片的输入通道选择。由于每次采样前会复位 FIFO 器件，所以，每次采样开始时的读指针和写指针均指向第一个物理存储地址，只要采样的数据不超过 256 个字， EF 和 FF 标志可以不读入判断，实际上， EF 和 FF 标志引脚虽然连接到了 IDT72V2113，但没有处理。 IDT72V2113 实现时序的控制，包括：启动采样，锁存数据，启动 A D转换，将数据打入 FIFO 存储器，道号递增重复下一通道采样。硬件控制采样逻辑实际上就是 FPGA 与采样保持器、 A D转换器、 FIFO 的时序配合，时序由 FPGA 在单片机触发采样后自动完成。单片机上电初始化时就给 FIFO 器件发一个复位信号，使FIFO 器件的读指针和写指针复位，指向第一个物理单元，同时，去触发 CPLD 进入第一通道的采样逻辑。 由于 FIFO 器件的读和写是完全独立的，所以单片机在每一个定时中断中，直接一次性地将 所有采样数据从 FIFO 中读取数据，放入单片机的内存区域供处理，读完数据后，复位 FIFO 器件并重新触发 FPGA 执行下一点的采样，退出定时中断程序处理数据。 22 TLC5510 的转换是同时进行的，顺序进行的仅仅是从 TLC5510 将采样数据打入FIFO 存储器和从 FIFO 读出采样数据，所以，数据最高采样速率取决于以下几个部件的速率，即，采样保持器的采样时间， A D 转换时间， A D 中数据打入 FIFO的时间，以及从 FIFO 中读出数据的时间。通过选用高速的采样保持器件和高速的A D 转换器件，可以提高采样的速率。 FPGA 程序用 VHDL 语言设计，设计的关键是分析各个器件的工作时序和采样保持时间， A D 转换时间，打入数据等。 VHDL 设计的时序处理的进程中，要根据 FPGA工作的频率计算各个等待周期，等器件准备好以后才能进行下一个处理。如图 5所示，单片机触发复位 FIFO 信号和采样逻辑， CPLD 先复位 FIFO，然后启动采样保持器进行采样，插入等待周期，等采样完成以后，再发出命令使采样保持器保持数据，然后启动 A D转换器转换，插入等待周期，即理论上的转换完成时间加上一定的时间裕度，等待 A D转换结束，然后将数据打入 FIFO，递增模 拟通道号，进行下一通道的采样。 FPGA 硬件逻辑如图 3.3 所示。 图 3.3 FPGA 控制的采样逻辑 3.4 显示电路的工作原理 3.4.1 七段显示器的原理 1）数码管结构 数码管由 8 个发光二极管（以下简称字段）构成，通过不同的组合可用来显示数字 0 9、字符 A F、 H、 L、 P、 R、 U、 Y、符号“ ”及小数点“ ”。数码管的外型结构如图 3.4 所示。数码管又分为共阴极和共阳极两种结构，分别如图3.4（ a）和图 3.4(b)所示。 1 0 9 8 7 6g f G ND a b1 2 3 4 5dp.e d G ND c d pabcdefgD D+ 5V外型结构 （ a） 共阴极 （ b）共阳极 图 3.4 数码管结构图 2）数码管工作原理 23 共阳极数码管的 8 个发光二极管的阳极（二极管正端）连接在一起，通常，公共阳极接高电平（一般接电源），其它管脚接段驱动电路输出端。当某段驱动电路的输出端为低电平时，则该端所连接的字段导通并点亮，根据发光字段的不同组合可显示出各种数字或字符。此时，要求段驱动电路能吸收额定的段导通电流，还需根据外接电源及额定段导通电流来确定相应的限流电阻。 共阴极数码管的 8 个发光二极管的阴极（二极管负端）连接在一起，通常，公共阴极接低电平（一般接地），其它 管脚接段驱动电路输出端，当某段驱动电路的输出端为高电平时，则该端所连接的字段导通并点亮，根据发光字段的不同组合可显示出各种数字或字符。此时，要求段驱动电路能提供额定的段导通电流，还需根据外接电源及额定段导通电流来确定相应的限流电阻。 3）七段数码管显示控件的制作 原理：首先将数码管分为七段，如下图所示： (1）根据数码（ 0， 1， 2， 3， 4， 5， 6， 7， 8， 9）来决定七段中的某一段或某几段进行绘制，例如如果数码为 0，则显示 0、 1、 2、 3、 4、 5段；数码为 1，则显示 1、 2 段，依次类推。 (2)运行 AppWizard 来生成 SevenSegNum 工程。通过从 File 菜单选择 New，然后在 Project 选项卡上选定 MFC ActiveX ControlWizard .命名工程名为SevenSegNum，接受其他默认设置。 (3)使用 ClassWizard（快捷键 Ctrl+W）在 CSevenSegNumCtrl 类中重载 OnDraw函数 。 七段数码管在工业控制中有着很广泛的应用 ,例如用来显示温度、数量、重量、日期、时间，还可以用来显示比赛的比分等，具有显示醒目、直观的优点。笔者采用 VC+6.0 开发了七段数码管显示控件，用在支持 ActiveX 技术的软件系统中（如 VB， VC， EXCEL 等），取得了很好的效果。 3.4.2 静态显示接口 1）静态显示概念 静态显示是指数码管显示某一字符时，相应的发光二极管恒定导通或恒定截止。这种显示方式的各位数码管相互独立，公共端恒定接地（共阴极）或接正电 24 源（共阳极）。每个数码管的 8 个字段分别与一个 8 位 I/O 口地址相连， I/O 口只要有段码输出，相应字符即显示出来，并保持不变，直到 I/O 口输出新的段码。采用静态显示方式，较小的电流即可获得较高的亮度，且占用 CPU 时间少，编程简单，显示便于监测和控制，但其占用的口线多，硬件电路复杂，成本高，只适合于显示位数较少的场合。 2）静态显示电路： 3.4 单片机与双口 RAM 的接口 在高速的数据采集系统中，由于数据采集速度大于 PC 微机系统总线的最高传送速率 ，因此需要在采集电路中加入高速缓冲器作为缓存。先将采集的数据存储在缓存器中 ，然后再成组的向主机传送。存储器数据传送的时间要比总线周期慢，因而二者之间的时序并不相配，要想准确的传输数据，必须解决时序问题。例如某 CPU 总线周期为 30 ns ，双口 RAM 数据传送时间为 70 ns，这样 CPU 就不能得到正确的数据。解决方法之一可以利用系统总线上的 I O通道就绪信号（ I OCHRDY），把它拉低，延长总线周期。但是实现起来比较麻烦，要对系统时钟进行处理。在本文中采用了静态设计的思想，保证了数据正确稳定的传输。把整个读写过程分步实现。即首先由总线指定双口 RAM 中数据的地址，通过锁存器锁住地址， 等待数据出现；然后准备好数据，等二者都准备好以后总线对端口操作读或写数据。在时间上保证了数据和数据地址相匹配，就保证了数据不丢失。此方法优点在于无须对系统时钟进行改造。这种方法也适于高速 CPU 与其他低速外设之间的时序问题。 25 第四章数据采集软件设计 上位机首先通知单片机采集数据，当数据采集完毕后，单片机给工控机发送信号。单片机把采集的数据放在 SRAM 中，然后总线通过 I O口读取 SRAM 中的数据，并进行分析处理。单片机需要与工控机进行联络传送一些信息，比如通知PC 机数据采集完毕等；主机也需要对单片机发送命令， 如通知单片机采集数据等。它们之间的通讯采用了中断方式。 8951 与 8051 的指令是兼容的，软件使用汇编语言编写。主要完成了数据采集和存放。单片机程序和 PC 机的程序是相互独立的。程序框图如图 4.1 所示： 主机控制单片机的程序如下： 4.1 数据处理 26 工控机读取外部 存储器的数据，以数据文件的方式将数据存放在硬盘上。便于对数据的处理和查询。采集系统可以得到 A、 B、 C三相继电器开、断瞬间的电压、电流，以及一相标准电压。数据处理主要是用 Delphi 软件将采集得到的数据复原为原始波形。并根据数据计算各个所需要的参数。 本采集系统用于高压电弧的采集，事实证明本系统能实时、准确地复现出高压电弧瞬间的波形。 第五章结束语 AT89C51 是九十年代推出的新型单片机，适用范围广泛，可应用于一般数据采集、监控、检测场合，也适用于高速数据采集系统。经过实验研究证明该系统和高速 A D 配合单路 采集速度最高可以达到 3 MHz。该系统还具有可靠性高，数据不丢失，抗干扰性强，便于数据传输和处理等优点。有良好的应用前景和很大的实用价值。慢速外设和快速 CPU 之间存在的矛盾随着 CPU 速度的不断提高越来越明显，尤其是单片机系统。本文提出的方法，解决了这一问题。实验证明，采用SRAM 与单片机的接口技术应用于高速数据采集系统，数据传输可靠性高，抗干扰能力强，具有很大的实际应用价值。 本文提出了一种与单片机系统接口的由纯硬件电路控制的多通道高速数据采集系统。由于本采样电路可以是多通道高速采样，所以要合理地设计直流电 源，在设计 PCB 板时，要注意合理布局和设置良好的静电屏蔽，还要考虑电磁干扰问题。如果是扩展多个 A D转换器， A D 选择的读入信号为 X95108 上的 BRD1 BRD4，在 X95108 上还可以扩展读入信号，以增加 A D转换器，这时更应该注意总线的布局。它的自动采样硬件电路主要采用 FPGA 和 FIFO 技术设计而成。该装置可以实现多路模拟量的高速采集。在实际应用工频电流电压采样中，可以采集 36 路模拟量，每个周波（ 20ms）采样 32 点，工作非常稳定可靠，值得推广。 致谢 本论文的主要内容到此结束，请各位老师给予宝 贵意见和建议，此设计之所以能顺利完成，与宫老师的悉心指导和帮助是分不开的，宫老师在百忙之中，抽时间指导设计和审阅论文，并给出许多宝贵的意见，宫老师严谨的治学态度和渊博的知识使我受益非浅，在此表示深深的感谢。 同时还要向曾经给过我支持和帮助的老师和同学致以最诚挚的谢意。 27 第六章 附录 6.1 系统设计总体流程图 主程序流程图 ： 28 中断服务程序： 中断返回 P3.2 中断 使 P1.0=1 禁止 FPGA 调用数据列上位机子程序 P1.0=0 关 P1.2， P1.3 开 P1.2， P1.3 查20H.0=0 使 FPGA 启动 使 FPGA 禁止 29 6.2 系统设计程序 采样控制程序； Library IEEE； use IEEE.STD_LOGIC_1164.ALL； entity ad5510 is port( rst : in