数字电子技术实验 教案.doc

平顶山学院教案2012 2013 学年 第 1 学期 承担系部 电气信息工程学院 课程名称 数字电子技术实验 授课对象 11电气、电子、测控 授课教师 张晓朋 职 称 讲师 教材版本电工电子实验与计算机仿真教程参 考 书 2012年 9 月 3 日平顶山学院 数字电子技术实验教案数字电子技术基础实验实验一 集成逻辑门电路的参数测试实验目的1、掌握TTL型和CMOS型集成与非门主要参数的测试方法。2、熟悉数字电路实验装置的结构、基本功能和使用方法。仪器设备1、+5V直流电源；2、逻辑电平开关；3、逻辑电平显示器；4、直流数字电压表；5、直流毫安表；6、74LS20、1K、10K电位器，200电阻器(0.5W)；CC4011实验原理1、本实验采用四输入双与非门74LS20，即在一块集成块内含有两个互相独立的与非门，每个与非门有四个输入端。其逻辑框图、符号及引脚排列如图1-1(a)、(b)、(c)所示。图1-1 74LS20逻辑框图、逻辑符号及引脚排列2、TTL与非门的主要参数(1)低电平输出电源电流ICCL和高电平输出电源电流ICCH它们的大小标志着器件静态功耗的大小。器件的最大功耗为PCCL=UCCICCL。ICCL和ICCH测试电路如图1-2(a)、(b)所示。(2)低电平输入电流IiL和高电平输入电流IiH。在多级门电路中，IiL相当于前级门输出低电平时，后级向前级门灌入的电流，因此它关系到前级门的灌电流负载能力，即直接影响前级门电路带负载的个数。 在多级门电路中，IiH相当于前级门输出高电平时，前级门的拉电流负载，其大小关系到前级门的拉电流负载能力。由于IiH较小，难以测量，一般免于测试。IiL与IiH的测试电路如图1-2(c)、(d)所示。图1-2 TTL与非门静态参数测试电路图(3)扇出系数N0扇出系数N0是指门电路能驱动同类门的个数，它是衡量门电路负载能力的一个参数，门电路有两种不同性质的负载，即灌电流负载和拉电流负载，因此有两种扇出系数，即低电平扇出系数N0L和高电平扇出系数N0H。通常IiHIiL，则N0HN0L，故常以N0L作为门的扇出系数。N0L的测试电路如图1-3所示，调节RL使U0L= 0.4V，此时的I0L就是允许灌入的最大负载电流，即，通常N0L8(4)电压传输特性门的输出电压u0随输入电压ui而变化的曲线u0=f(ui)称为门的电压传输特性。测试电路如图1- 4所示，调节RW，逐点测得Ui及U0，然后绘成曲线。 图1-3 扇出系数测试电路 图1-4 传输特性测试电路(5)平均传输延迟时间tpdtpd是衡量门电路开关速度的参数，它是指输出波形边沿的0.5Um至输入波形对应边沿0.5Um点的时间间隔，如图1-5所示。(a)传输延迟特性 (b)tpd的测试电路图1-5 传输延迟特性图1-5(a)中的tpdL为导通延迟时间，tpdH为截止延迟时间，平均传输延迟时间为 (1-2)tpd的测试电路如图1-5(b)所示，由于TTL门电路的延迟时间较小，直接测量时对信号发生器和示波器的性能要求较高，故实验采用测量由奇数个与非门组成的环形振荡器的振荡周期T来求得。其工作原理是：假设电路在接通电源后某一瞬间，电路中的A点为逻辑“1”，通过三级门的延迟后，使A点由原来的逻辑“1”变为逻辑“0”；再经过三级门的延迟后，A点电平又重新回到逻辑“1”。电路中其它各点电平也跟随变化。说明使A点发生一个周期的振荡，必须经过6级门的延迟时间。因此平均传输延迟时间为 (1-3)TTL电路的tpd一般在10ns40ns之间。3、CMOS与非门的主要参数CMOS与非门主要参数的定义及测试方法与TTL电路相仿，从略。实验过程1、74LS20主要参数的测试(1)分别按图1-2、1-3、1-5(b)接线并进行测试,将测试结果记入表1-1中。(2)按图1-4接线，调节电位器RW，使ui从0V向高电平变化，逐点测量ui和uo的对应值，记入表1-2中。2、CMOS与非门CC4011参数测试(方法与TTL门电路相同)(1)测试CC4011一个门的ICCL、ICCH、IiL、IiH。(2)测试CC4011一个门的传输特性(一个输入端作信号输入，另一个输入端接逻辑高电平)。(3)将CC4011的三个门串接成环形振荡器，用示波器观测输入、输出波形，并计算出tpd值。原始纪录表1-1ICCL(mA)ICCH(mA)IiL(mA)I0L(mA)N0=IOL/IiLTpd=T/6(ns)表1-2Ui(V)00.20.40.60.81.01.21.41.61.82.02.53.0Uo(v)Ui(V)3.54.04.55.0Uo(v)数据处理 1、计算N0及Tpd。2、画出实测的电压传输特性曲线。结果分析1、整理实验结果，并对结果进行分析。问题讨论1、TTL门电路和CMOS门电路闲置输入端的处理方法。实验二 集成逻辑门电路功能测试实验目的1、熟悉数字电路实验箱中各种装置的使用方法。2、掌握TTL型和CMOS型集成门电路的逻辑功能的测试方法。仪器设备1、+5V直流电源；2、逻辑电平开关；3、逻辑电平显示器；4、74LS00 74LS02 74LS04 74LS54 CC4011 CC4001。实验原理1、集成逻辑门电路本实验中所用集成门电路有与非门(集成块型号为74LS00，内含4个二输入端与非门)、或非门(集成块型号为74LS02，内含4个二输入端或非门)、非门(集成块型号为74LS04，内含6个非门)、与或非门(集成块型号为74LS54，内含1个十输入端的与或非门)。(a)与非门 (b)或非门 (c)非门 (d)与或非门图2-1 逻辑功能符号图2、门电路的逻辑函数式：与非门：Y=(二输入端)或非门：Y=(二输入端)非门：Y=与或非门：Y=(四输入端)AB异或门：同或门：实验过程1、 测试与非门逻辑功能 选用型号为74LS00的集成块，A、B接电平开关，Y接电平显示器，数据填入表2-1。2、测试或非门逻辑功能选用型号为74LS02的集成块，A、B接电平开关，Y接电平显示器，数据填入表2-2。3、测试非门(反相器)功能选用型号为74LS04的集成块，A接电平开关，Y接电平显示器，数据填入表2-3。4、与或非门功能测试选用型号为74LS54的集成块，该集成块为四路2-3-3-3输入与或非门，如图2-2所示，A、B、I、J接电平开关，Y接电平显示器，C、D、E、F、G、H接地，数据填入表2-4。 图2-2 74LS54逻辑运算5、异或门功能测试选用型号为74LS00和74LS04的集成块，按图2-3接线，数据填入表2-5。图2-3 异或逻辑运算6、同或门功能测试选用型号为74LS00和74LS04的集成块，按图2-4接线，数据填入表2-6。图2-4 同或逻辑运算原始纪录表2-1输入端输出端ABLED状态Y00011011表2-2输入端输出端ABLED状态Y00011011表2-3输入端输出端ALED状态Y01表2-4输入端输出端34591011121213LED状态Y010100111001100010110001000010表2-5输入端输出端ABLED状态Y00011011表2-6输入端输出端ABLED状态Y00011011数据处理1、根据几种集成门电路的相关测试结果，分析其逻辑功能。结果分析1、整理实验数据，分析实验结果。问题讨论1、查阅附录部分关于TTL、CMOS型电路互连的注意事项。实验三 组合逻辑电路的分析与设计实验目的1、掌握组合逻辑电路的分析方法。2、掌握组合逻辑电路的设计与测试方法。仪器设备1、+5V直流电源；2、逻辑电平开关；3、逻辑电平显示器；4、CC40112 (74LS00) CC40123 (74LS20) CC4030 (74LS86) CC4081(74LS08) 74LS542 (CC4085) CC4001 (74LS02)实验原理1、一位全加器全加器的逻辑图及符号见图3-1，该电路接时选用74LS54、74LS86、74LS00集成块。图3-1其逻辑表达式为： Sn=AnBnCn-1Cn=(AnBn)Cn-1+AnBn2、四位全加器本实验中所使用的四位全加器型号为74LS283、其外引线排列图见附录部分。74LS283是一个内部超前进位的高速四位二进制串行进位全加器。它能接收两个四位二进制数(A4A3A2A1、B4B3B2B1)和更低位的进位输入(C0)，对每一位产生二进制和(4321)输出，并产生从最高有效位(第4位)产生的进位输出(C4)。74LS83的内部结构逻辑图如图3-2。3、一位数码比较器该电路可以用来比较两个一位二进制数的大小，电路如图3-3，选用74LS00、74LS02集成块。图3-2 74LS283的内部结构逻辑图图3-34、四位原码/反码转换器图3-4 四位原码/反码转换器5、组合逻辑电路设计(1)组合逻辑电路设计基本流程：设计要求真值表逻辑表达式(或卡诺图)简化逻辑表达式逻辑图实验验证。(2)组合逻辑电路设计举例用“与非”门设计一个表决电路。当四个输入端中有三个或四个为“1”时，输出端才为“1”。设计步骤：根据题意列出真值表如表3-1所示，再填入卡诺图表3-2中。由卡诺图得出逻辑表达式，并演化成“与非”的形式：Z = ABC+BCD+ACD+ABD _ = 根据逻辑表达式画出用“与非门”构成逻辑电路如图3-5所示。表3-1A0000000011111111B0000111100001111C0011001100110011D0101010101010101Z0000000100010111用实验验证逻辑功能。在实验装置适当位置选定两个14P插座，按照集成块定位标记插好集成块74LS20。按图3-5接线，输入端A、B、C、D接至逻辑开关，输出端Z接逻辑电平显示器，按真值表(自拟)要求，验证逻辑功能，并与表3-1进行比较，验证所设计的逻辑电路是否符合要求。表3-2 DABC000111100001111111101图3-5 表决电路逻辑图 实验过程1、测试一位全加器的逻辑功能，电路如图3-1，数据填入表3-3。2、测试四位全加器的逻辑功能，连接电路时A4、A3、A2、A1与B4、B3、B2、B1这两组二进制数及输入C0接至逻辑电平开关，输出4、3、2、1以及最高位输出C4分别接电平显示器。数据填入表3-4。3、测试一位数码比较器的功能电路见图3-3，A、B接至逻辑电平开关，A=B、AB、AB接电平显示器。数据填入表3-5。4、测试四位原码/反码转换器的逻辑功能改变输入A、B、C、D的状态，验证M=0（原码）和M=1（反码）时的实验结果，数据填入表3-6。5、参看实验原理中相关步骤，用与非门74LS00和74LS20设计一个三输入表决电路，验证其逻辑功能，相关数据填入表3-7。原始纪录表3-3ABCn-1YCn000010100110001011101111表3-4低位来的进位被加数加数和向高位的进位C0A4A3A2A1B4B3B2B14321C400001111表3-5输 入输 出ABA=BAB00011011表3-6输 入输 入M=0M=1ABCDQAQBQCQDQAQBQCQD00000001001101111111表3-7ABCY000001010011100101110111数据处理1、根据几种组合逻辑电路的相关测试结果，分析其逻辑功能。结果分析1、整理实验数据，并对实验结果进行分析讨论。2、说明实验过程中出现的问题及解决方法。问题讨论1、组合逻辑电路的分析及设计有哪些步骤？2、如何用最简单的方法验证“与或非”门的逻辑功能是否完好？3、“与或非”门中，当某一输入端子或几个端子不用时，应作如何处理？实验四 译码器及其应用实验目的1、掌握中规模集成译码器的逻辑功能和使用方法。2、熟悉数码管的使用，了解七段数码显示电路的工作原理。仪器设备1、+5V直流电源；2、逻辑电平开关；3、逻辑电平显示器；4、译码显示器；5、74LS1382 CC4511实验原理译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”，变成相应的状态，使输出通道中相应的一路有信号输出。译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。1、变量译码器(又称二进制译码器)用以表示输入变量的状态，如2-4译码器、3-8译码器和4-16译码器。以3-8译码器74LS138为例进行分析，图4-1为其逻辑图及引脚排列。其中A2、A1、A0为地址输入端，07为译码输出端，S1、S2、S3为使能端。当S1=1，2+3=0时，器件处于正常译码状态，地址码所指定的输出端有信号(为0)输出，其它所有输出端均无信号(全为1)输出。当S1=0，2+3=X时，或S1=X，2+3=1时，译码器被禁止，所有输出同时为1。图4-1 3-8译码器74LS138逻辑图及引脚排列表4-1为74LS138的功能表。表4-1输 入输 出S12+3A2A1A001234567100000111111110001101111111001011011111100111110111110100111101111010111111011101101111110110111111111100XXXX11111111X1XXX11111111二进制译码器实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器(又称多路分配器)，如图4-2所示。若在S1输入端输入数据信息，2=3=0，地址码所对应的输出的S1数据信息的反码；若从2端输入数据信息，令S1=1、3=0，地址码所对应的输出就是2端数据信息的原码。若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。二进制译码器还能方便地实现逻辑函数，如图4-3所示，实现的逻辑函数是： Z = +B+A+ABC图4-2 作数据分配器 图4-3 实现逻辑函数利用使能端能方便地将两个3-8译码器组合成一个4-16译码器，如图4-4所示。图4-4 用两片74LS138组合成4-16译码器2、数码显示译码器(1)七段发光二极管(LED)数码管LED数码管是目前最常用的数字显示器，图4-5(a)、(b)为共阴极数码管和共阳极数码管的电路，(c)为两种不同出线形式的引出脚功能图。一个LED数码管可用来显示一位09十进制数和一个小数点。LED数码管要显示BCD码所表示的十进制数字就需要有一个专门的译码器，该译码器不但要完成译码功能，还要有相当的驱动能力。图4-5 LED数码管(2)BCD码七段译码驱动器此类译码器型号有74LS47(共阳)、74LS48(共阴)、CC4511(共阴)等，本实验采用CC4511BCD码锁存/七段译码/驱动器，来驱动共阴极LED数码管。图4-6为CC4511的引脚排列。图4-6 CC4511引脚排列其中：A、B、C、D-BCD码输入端；a、b、c、d、e、f、g-译码输出端，输出“1”有效，用来驱动共阴极LED数码管；-测试输入端，=“0”时，译码输出全为“1”；-消隐输入端，=“0”时，译码输出全为“0”；LE-锁定端，LE=“1“时译码器处于锁定(保持)状态，译码输出保持在LE=0时的数值，LE=0为正常译码。表4-2为CC4511功能表。CC4511内接有上拉电阻，故只需在输出端与数码管笔段之间串入限流电阻即可工作(见图4-7)。译码器还有拒伪码功能，当输入码超过1001时，输入全为“0”，数码管熄灭。表4-2输 入输 出LEDCBAabcdefg显示字形011111118010000000消隐01100001111110001100010110000101100101101101201100111111001301101000110011401101011011011501101100011111601101111110000701110001111111801110011110011901110100000000消隐01110110000000消隐01111000000000消隐01111010000000消隐01111100000000消隐01111110000000消隐111锁 存锁存在本数字电路实验装置上已完成了译码器CC4511和数码管BS202之间的连接。实验时，只要接通+5V电源和将十进制数的BCD码接至译码器的相应输入端A、B、C、D即可显示09的数字。四位数码管可接受四组BCD码输入。CC4511与LED数码管的连接如图4-7所示。图4-7 CC4511驱动一位LED数码管实验过程 1、74LS138译码器逻辑功能测试将译码器使能端S1、2、3及地址端A2、A1、A0分别接至逻辑电平开关，八个输出端70依次连接在逻辑电平显示器上，拨动逻辑电平开关，按表4-1逐项测试74LS138的逻辑功能。2、用74LS138构成的时序脉冲分配器参照图4-2，S1接连续脉冲CP，A2A1A0=000，CP与输出端Y0接示波器，记录脉冲CP与输出端Y0波形之间的相位关系，记录数据填入表4-3。参图4-2，S1接+5V，2接连续脉冲CP，A2A1A0=000，CP与输出端Y0接示波器，记录脉冲CP与输出端Y0波形之间的相位关系，记录数据填入表4-3。3用74LS138实现逻辑函数参照图4-3，A、B、C接逻辑电平开关，Z接电平显示器，记录数据填入表4-4。4用两片LS74138组合成个4线-16线译码器参照图4-4，D0、D1、D2、D3接逻辑电平开关，150接电平显示器，测试其逻辑功能，记录数据填入表4-5。5用CC4511驱动共阴极LED数码管LE、 及D、C、B、A接逻辑电平开关，a、b、c、d、e、f、g接共阴极LED数码管的对应端，按表4-2逐项测试CC4511的逻辑功能。原始纪录表4-3脉冲CP与输出端Y0波形之间的相位关系表4-4ABCZ000001010011100101110111表4-5输 入输 出D3D2D1D00123414150000000100100011010001010110011110001001101010111100110111101111数据处理1、根据相关测试结果，分析各电路的逻辑功能。结果分析1、整理实验数据，并对实验结果进行分析讨论。2、说明实验过程中出现的问题及解决方法。问题讨论1、怎么用译码器来构成数据分配器？2、 怎么用译码器来实现逻辑函数？实验五 数据选择器及其应用实验目的1、掌握中规模集成数据选择器的逻辑功能及使用方法。2、学习用数据选择器构成组合逻辑电路的方法。仪器设备1、+5V直流电源；2、逻辑电平开关；3、逻辑电平显示器；4、74LS151(或CC4512) 74LS153(或CC4539)实验原理数据选择器又叫“多路开关”。数据选择器在地址码(或叫选择控制)电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，如图5-1所示，图中有四路数据D0D3，通过选择控制信号A1、A0(地址码)从四路数据中选中某一路数据送至输出端Q。数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有2选1、4选1、8选1、16选1等类别。图5-1 4选1数据选择器示意图 图5-2 74LS151引脚排列表5-1输 入输 出SA2 A1 A0Q100000000 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10D0D1D2D3D4D5D6D71012345671、8选1数据选择器74LS15174LS151为互补输出的8选1数据选择器，引脚排列如图5-2，功能如表5-1。选择控制端(地址端)为A2A0，按二进制译码，从8个输入数据D0D7中，选择1个需要的数据送到输出端Q，S为使能端，低电平有效。 (1)使能端=1时，不论A2A0状态如何，均无输出(Q=0，=1)，多路开关被禁止。(2)使能端=0时，多路开关正常工作，根据地址码A2、A1、A0的状态选择D0D7中某一个通道的数据输送到输出端Q。如：A2A1A0=000，则选择D0数据到输出端，即Q= D0。如：A2A1A0=001，则选择D1数据到输出端，即Q=D1，其余类推。2、双四选一数据选择器74LS153所谓双4选1数据选择器就是在一块集成芯片上有两个4选1数据选择器。74LS153的引脚排列如图5-3，功能如表5-2。 表5-2 输 入输 出SA1 A0Q10000 0 00 11 01 10D0D1D2D3图5-3 74LS153引脚功能 1、2为两个独立的使能端，A1、A0为公用的地址输入端；1D01D3和2D02D3分别为两个4选1数据选择器的数据输入端；Q1、Q2为两个输出端。(1)当使能端1 (2)=1时，多路开关被禁止，无输出，Q=0.(2)当使能端1 (2)=0时，多路开关正常工作，根据地址码A1、A0的状态，将相应的数据D0D3送到输出端Q。如：A1A0=00，则选择D0数据到输出端，即Q=D0。 A1A0=01，则选择D1数据到输出端，即Q=D1，其余类推。3、数据选择器的应用-实现逻辑函数例1：用8选1数据选择器74LS151实现函数F=A+B(1)列出函数F的功能表如表5-3示。(2)将A、B加到地址端A1、A0，而A2接地，由表5-3可见，将D1、D2接“1”及D0、D3接地，其余数据输入端D4D7都接地，则8选1数据选择器的输出Q，便实现了函数 F=A+B。接线图如图5-4所示。表5-3 ABF001101010110图5-4 8选1数据选择器实现F=A+B的接线图显然，当函数输入变量数小于数据选择器的地址端(A)时，应将不用的地址端及不用的数据输入端(D)都接地。例2：用双4选1数据选择器74LS153实现函数F= BC + AC +AB+ABC函数F的功能如表5-4所示。表5-4 表5-5输 入输出 ABCF00001111001100110101010100010111输 入输出中 选数据端ABCF000100D0=0010101D1=C100101D2=C110111D3=1函数F有三个输入变量A、B、C，而数据选择器有两个地址端A1、A0少于函数输入变量个数，在设计时可任选A接A1，B接A0。将函数功能表改画成5-5形式，由表5-5不难看出：D0=0， D1=D2=C， D3=1则4选1数据选择器的输出，便实现了函数F= BC + AC +AB+ABC，接线图如图5-5所示。当函数输入变量大于数据选择器地址端数时，可能随着选用函数输入变量作地址的方案不同，而使其设计结果不同，需对几种方案比较，以获得最佳方案。图5-5 用4选1数据选择器实现 图5-6 74LS151逻辑功能测试F= BC + AC +AB+ABC 实验过程1、测试数据选择器74LS151的逻辑功能按图5-6接线，地址端A2、A1、A2，数据端D0 D7、使能端接逻辑电平开关，输出端Q接逻辑电平显示器，按表5-1逐项测试74LS151的逻辑功能。2、测试74LS153的逻辑功能地址端A1、A2，数据端D0 D3、使能端接逻辑电平开关，输出端Q接逻辑电平显示器，按表5-2逐项测试74LS152的逻辑功能。3、用8选1数据选择器74LS151实现函数F=A+B参照图5-4，A、B接至逻辑电平开关，F接电平显示器。按表5-3验证其逻辑功能。4、用8选1数据选择器74LS151设计三输入多数表决电路(1)写出设计过程。(2)画出接线图，并在实验室连接电路进行测试。(3)验证逻辑功能。数据填入表5-6。5、用8选1数据选择器74LS151实现逻辑函数 F = A+C+B(1)写出设计过程。(2)画出接线图，并在实验室连接电路进行测试。(3)验证逻辑功能。数据填入表5-7。6、用双4选1数据选择器74LS153实现函数F= BC + AC +AB+ABC参照图5-5，A、B、C接至逻辑电平开关，F接电平显示器。按表5-4验证其逻辑功能。原始纪录表5-6输 入输出 ABCF000011110011001101010101表5-7输 入输出 ABCF000011110011001101010101数据处理1、根据相关测试结果，分析各电路的逻辑功能。结果分析1、判断实际测试结果与设计预期目标是否相符。2、总结实验收获、体会。问题讨论1、用数据选择器实现逻辑函数的方法。实验六 触发器及其应用实验目的1、掌握基本RS、JK、D和T触发器的逻辑功能。2、掌握集成触发器的逻辑功能及使用方法。3、熟悉触发器之间相互转换的方法。仪器设备1、+5V直流电源；2、双踪示波器；3、连续脉冲源；4、单次脉冲源；5、逻辑电平开关；6、逻辑电平显示器；7、74LS112(或CC4027) 74LS00(或CC4011) 74LS74(或CC4013)。实验原理触发器具有两个稳定状态，用以表示逻辑状态“1”和“0”，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态，它是一个具有记忆功能的二进制信息存贮器件，是构成各种时序电路的最基本逻辑单元。1、 本RS触发器图6-1为由两个与非门交叉耦合构成的基本RS触发器，它是无时钟控制低电平直接触发的触发器。基本RS触发器具有置“0”、置“1”和“保持”三种功能。通常称为置“1”端，因为=0(=1)时触发器被置“1”；为置“0”端，因为=0(=1)时触发器被置“0”，当=1时状态保持；=0时，触发器状态不定，应避免此种情况发生。表6-1为基本RS触发器的功能表。表6-1输入输出Qn+1n+10110100111Qnn00图6-1 基本RS触发器2、JK触发器本实验采用74LS112(或74LS76)双JK触发器，是下降边沿触发的边沿触发器。引脚功能及逻辑符号如图6-2所示。 图6-2 74LS112双JK触发器引脚排列及逻辑符号JK触发器的状态方程为Qn+1=Jn+QnJ和K是数据输入端，Q与为两个互补输出端。通常把Q=0、=1的状态定为触发器“0”状态；而把Q=1、=0定为“1”状态。下降沿触发JK触发器的功能如表6-2。表6-2输 入输 出DDCPJKQn+1n+101101001001100Qnn1110101101011111nQn11Qnn注：-任意态 -下降沿脉冲 -上升沿脉冲Qn (n)-现态 Qn+1 (n+1)-次态 -输出不定态2、D触发器其状态方程为Qn+1=Dn，其输出状态的更新发生在CP脉冲的上升沿，故又称为上升沿触发的边沿触发器，触发器的状态只取决于时钟到来前D端的状态。有很多种型号可供各种需要而选用，如双D 74LS74、四D 74LS175、六D 74LS175等。图6-3为双D 74LS74的引脚排列及逻辑符号。功能如表6-3。图6-3 74LS74引脚排列及逻辑符号表6-3 表6-4输 入输 出DDCPDQn+1n+10110100100111101100111Qnn输 入输出DDCPTQn+1011100110Qn111n4、触发器之间的相互转换在集成触发器的产品中,每一种触发器都有自己固定的逻辑功能。但可以利用转换的方法获得具有其它功能的触发器。例如将JK触发器的J、K两端连在一起,并认它为T端,就得到所需的T触发器。如图6-4(a)所示，其状态方程为:Qn+1=Tn+Qn (a)T触发器 (b)T触发器 图6-4 JK触发器转换为T、T触发器T触发器的功能如表6-4。由功能表可见，当T=0时，时钟脉冲作用后，其状态保持不变；当T=1时，时钟脉冲作用后，触发器状态翻转。所以，若将T触发器的T端置“1”，如图6-4(b)所示，即得T触发器。在T触发器的CP端每来一个CP脉冲信号，触发器的状态就翻转一次，故称之为反转触发器，广泛用于计数电路中。同样，若将D触发器端与D端相连，使转换成T触发器。如图6-5所示。JK触发器也可转换为D触发器，如图6-6所示。图6-5 D触发器转成T触发器 图6-6 JK触发器转成D触发器实验过程1、测试基本RS触发器的逻辑功能按图6-1，用两个与非门组成基本RS触发器，输入端、接逻辑电平开关，输出端Q、接逻辑电平显示器，按表6-1逐项测试基本RS触发器的逻辑功能。2、测试双JK触发器74LS112(或4LS76)逻辑功能(1)测试JK触发器的逻辑功能D、D、J、K端接逻辑电平开关，CP端接单次脉冲源，Q、端接至逻辑电平显示器。按表6-2逐项测试JK触发器的逻辑功能。(2)将JK触发器的J、K端连在一起，构成T触发器D、D、T接逻辑电平开关，CP端接单次脉冲源，Q、端接至逻辑电平显示器。按表6-4逐项测试T触发器的逻辑功能。(3)令(2)中的T触发器的T=1，构成T触发器D、D接逻辑电平开关，CP端接单次脉冲源，Q、端接至逻辑电平显示器。测试T触发器的逻辑功能，数据填入表6-5。3、测试双D触发器74LS74的逻辑功能(1)D、D、D端接逻辑电平开关，CP端接单次脉冲源，Q、端接至逻辑电平显示器。按表6-3逐项测试D触发器的逻辑功能。(2)将D触发器的端与D端相连接，构成T触发器。测试方法同实验内容2中步骤(3)。4、双相时钟脉冲电路用JK触发器及与非门构成的双相时钟脉冲电路如图6-7所示，此电路是用来将时钟脉冲CP转换成两相时钟脉冲CPA及CPB，其频率相同、相位不同。分析电路工作原理，并按图6-7接线，令D=D=1，用双踪示波器同时观察CP、CPA；CP、CPB及CPA、CPB波形，并描绘记录。数据填入表6-6。 图6-7 双相时钟脉冲电路原始纪录表6-5输 入输出DDCPQn+101110011表6-6脉冲CP、CPA之间的相位关系脉冲CP、CPB之间的相位关系脉冲CPA、CPB之间的相位关系数据处理1、根据相关测试结果，分析各类触发器的逻辑功能。结果分析 1、判断实际测试结果与预期目标是否相符。2、体会触发器应用中应注意的问题。问题讨论1、怎样把JK触发器转换为T和T触发器？2、怎样把D触发器转换为T触发器？3、利用普通的机械开关组成的数据开关所产生的信号是否可作为触发器的时钟脉冲信号？为什么？是否可以用作触发器的其它输入端的信号？又是为什么？实验八 计数器及其应用实验目的1、掌握中规模集成计数器的使用及功能测试方法。2、运用集成计数器构成1/N分频器。仪器设备1、+5V直流电源；2、双踪示波器；3、连续脉冲源；4、单次脉冲源；5、逻辑电平开关；6、逻辑电平显示器；7、译码显示器；8、CC401923(74LS