AD9834中文资料.doc

特征窄带动态范围 72db电压范围 2.35.5v输出频率最高37.5MHz正弦波、三角波输出内载比较器3线串行接口温度支持范围 -40105低耗选择功能能耗 3V能耗20mW20脚封装应用脉冲激励、波形发生频率相位调谐和调制低功率检波器和通信系统液体和气体流测量感应应用：近距离、运动、缺陷检波临床医学设备基本描述Ad9834是一款能产生高质量正弦波和三角波的低功耗DDS芯片。它内部载有比较器能产生方波用来产生脉冲信号。Ad9834在3v时只有20mW的功耗，对功耗要求高的来说是一个较好的选择。提供了相位调制和脉冲调制的功能。有28位的频率寄存器；75Mhz的时钟频率，分辨率为0.28Hz，1MHz时为0.004Hz。频率和相位调制由存储寄存器决定，可以通过软件或fselect和pselest脚操作串行口或修改存储器。AD9834用三个串口写入数据。串口的操作时钟频率最高达到40MHz，并且有DSP和微控制器标准兼容。芯片的电压允许范围为2.3v5.5v。数字与模拟部分是独立的，而且能在不同电压上运行，例如avdd用5v电压与dvdd用3v电压时形同的。Ad9834有断电针脚，可以控制进入断电模式，芯片中未用的部分可以给其断电来减小功耗。例如：当输出波形时DAC可以关闭。芯片是20脚封装目录特点.1应用.1概述.1原理框图.1修订.3说明.4时序参数.6各最大额定值7防静电警告.7内部结构和功能描述.8典型表现值10专业术语解释.14操作原理.15电路描述.16数控振荡器正相调制.16Sin rom16DA转换.16比较器16校时器17输出电压一致性17功能描述.18串行接口.18AD9834带电特性.18时序周期。18修订（略）控制寄存器。18频率和香味寄存器。20写入频率寄存器。21写入相位寄存器。21复位功能。21睡眠功能。21符号位输出脚。22IOUT和IOUTB脚。22应用信息。23接地和布局。26与微处理器的连接。27与ADSP-21xx相。27与68HC11、68L11相连。27与80C51、80L51相连。28与DSP56002相连。28开发板。29系统开发平台。29AD9834与SPORT连接。29XO vs.External Clock。29电源。29开发板电路图。30开发板PCB。32外形尺寸。35型号索引。35参数说明VDD=2.3v5.5v AGND=DGND=0v, Ta=Tmin to Tmax,Rset=6.8k Rload=200 Parameter最小典型值最大单位测试条件/注释信号 DA转换规范分辨率10Bits转换率75MSPS最大输出电流3.0mA最大输出电压0.6mV最小输出电压30mV输出一致0.8vDC 精确度非线性积分1LSB非线性微分0.5LSBDDS 技术说明动态技术要求信噪比5560dBFmclk=75MHz Fout=Fmclk /4096总谐波失真-66-56dBcFmclk=75MHz Fout=Fmclk /4096杂散动态范围带宽 -60-56dBcFmclk=75MHz Fout=Fmclk /75窄带（200kHz）B 类-78-67dBcFmclk=50MHz Fout=Fmclk /50C类-74-65dBcFmclk=75MHz Fout=Fmclk /75Clock feedthrough-50dBc唤醒时间1ms比较器输入电压范围1内部交流耦合输入电容10pF输入高通滤波器截止频率4MHz输入直流电阻输入漏电流10uA输出缓冲器输出 上升沿、下降沿时间12ns用 15pF的负载 3MHz 正弦波 0.6 Vp-p输出抖动120psrms参考电压内部1.121.181.24V输出阻抗1k 参考温度系数100ppm/C逻辑输入值最高输入电压,VINH1.7V2.32.7V电源2.0V2.73.6V电源2.84.55.5V电源输入最低电压VINL0.6V2.32.7V电源0.7V2.73.6V电源0.8V4.55.5V电源输入电流IINH、IINL10uA输入电容CIN3pF电源AVDD2.35.5VfMCLK = 75 MHz, fOUT = fMCLK/4096 DVDD2.3535IAA3.85mAIDDB 类2.03mAIDD 与编码相关C 类2.73.7mAIDD 与编码相关IAA +IDDB 类5.88mAC 类6.58.7mA低功耗睡眠模式B 类0.5mADA转换关闭 MCLK运行C 类0.6mADA转换关闭 MCLK运行时序参数DDVD=2.3V5.5V AGND=DGND=0V 除特殊标注表 2参数限制域 TMINTMAX单位测试条件/注释t120/13.3ns minMCLK周期：50MHZ/75MHZt28/6ns minMCLK正脉宽：50MHz/75MHZt38/6ns minMCLK负脉宽：50MHz/75MHzt425ns minSCLK周期t510ns minSCLK正脉宽t610ns minSCLK负脉宽t75ns minFSYNC-SCLK下降沿建立时间t8MIN10ns minFSYNC-SCLK 维持时间t8MAXt4-5ns maxt95ns min数据建立时间t103ns min数据维持时间t118ns minFSELECT, FSELECT在MCLK下降沿来之前的建立时间rt11A8ns minFSELECT, FSELECT在MCLK下降沿来之后的建立时间t125ns minSCLK的正脉宽开始到FSYNC下降沿的建立时间此为理论设计值非产品检测值最大额定值TA=25除特殊标注外表3参数额定值AVDD（AGND）-0.3V+6VDVDD（DGND）-0.3V+6VAVDD (DVDD)-0.3V+0.3VAGND (DGND)-0.3V+0.3VCAP/2.5V2.75V数字IO电压（DGND）-0.3VDVDD+0.3V模拟IO电压（AGND）-0.3VAVDD+0.3V工作温度范围-40105贮存温度范围-65150最大节点温度150TSSOP封装JA热阻抗143/WJC热阻抗45/W锡焊最大温度(10sec)300IR 回流,峰值温度220回流锡焊(Pb-Free)峰值温度260峰值温度持续时间10秒40秒上表所列在最大额定值下的强调可能引起对芯片的永久损害。这只是额定值，在这些或其他条件下通过技术要求中的操作部分指示，芯片的函数运算并没有指明。长时间工作在最大额定值下可能会影响芯片的可靠性。静电 警告充电设备和电路板在没有检波下可能放电，尽管产品的功能特点能保护电路，但是在芯片上能发生强大能量的静电流。然而正常的静电预防能够避免性能下降或丢失功能。针脚结构和功能描述针脚号针脚定义功能描述1FS ADJUST全面调控。在此脚与AGND有个电阻RSET。这决定了整个DA转换的电流的幅度。电流和RSET的关系：IOUTFULLSCALE=18*FSADJUST/RSETFSADJUST=1.15V(额定),REST=6.8 k(典型值)2REFOUT输出参考电压。芯片内已有一个1.2V的电压参考值3COMPDA转换偏压。用来耦合偏置电压17VIN比较器输入端。比较器能够由正弦波DA转换的输出产生方波。在接入比较器之前DA的输出应适当滤波以减小抖动。当置位OPBITEN和SIGN/PIB寄存器以置1，比较器输入接VIN19，20IOUTIOUTB电流输出。这是一个高阻抗电流源。像200电阻接于IOUT和AGND之间。IOUTB应该在AGND之间接200的外部电阻，也可直接接AGND，建议在AGND间接个20pF电容防止时钟馈通电源4AVDD模拟部分正极电源。范围2.3V5.5V，在AVDD和AGND之间应加一个0.1uF的去耦电容。5DVDD为数字部分提供电源。DVDD的电压范围2.3V到5.5V，在DVDD和DGND之间加一个0.1uF的去耦电容。6CAP/2.5V数字电路运行在2.5V下。此电源产生于DVDD，用的是板上调节器。这个调节器需要一个100nF的去耦电容，接在此脚和DGND间，如果DVDD=2.7V，那么此脚应与DVDD短接。7DGND数字的地18AGND摸你的地数字接口和控制8MCLK数字时钟输入端。DDS输出地频率表述为主时钟频率的二进制小数形式。此输出地频率精确度和相位噪声由这个时钟决定9FSELECT频率选择输入端。FSELECT控制频率寄存器，FREQ0、FREQ1，这用在相位累加器。要用的频率寄存器可以由FSELECT或FSEL位来选择。当FSEL位选择频率寄存器时，则FSELECT接于COMS 的高或低10PSELECT相位选择输入端，PSELECT控制相位寄存器,PHASE0/PHASE1,增加到相位累加器的输出，要用相位寄存器时可由FSELECT脚或PSEL位来选择，当由FSEL位控制时，FSELECT脚应接在CMOS的高或低11RESET激活高数字输入端。此脚复位相应的内部寄存器置0，这相当于部分模拟输出。RESET不会影响地址存储器。12SLEEP激活高位数字输入端，当此脚置高，DA转换关闭。此脚一样有控制SLEEP12位的功能。13SDATA数据串口输入端。16位数据由此输入14SCLK串行时钟输入。SCLK的每个下降沿就将一位输入AD983415FSYNC激活地位控制输入端。此为输入数据的帧同步信号。当FSYNC拉低，内部逻辑电路就会告知芯片一位新的字节进入了16SIGN BITOUT逻辑输出。此脚可以输出比较器的输出，也可输出来自NCO的MSB，在寄存器置位POPBITEN可以使能此脚，DIGN/PIB为决定是比较器输出还是来自NCO的MSB输出。典型的性能参数专业术语非线性积分(INL)INL是编码从线性通过传递函数端点时的最大偏差。传递函数的端点是0时，第一个编码转换后有0.5LSB，全1时，有0.5LSB高于最后的编码转换。偏差用LSB表示。非线性微分（DNL）DNL是在DA转换中两个相邻的编码其测量值和理想值有1LSB的差分。为确保单一性规定只有1的LSB输出一致性输出一致性要参考在技术要求参数下DA转换的输出达到的最大电压值。当产生的电压大于输出一致性的要求，AD9834可能与datasheet上的说明不一致。无杂散动态范围（SFDR）除了你要的波频率，基次谐波频率和这些频率的映射，都会由DDS芯片输出。SFDR要参考出现在所需频段的最大激励或者谐波。SFDR的带宽给出了大多谐波的幅度或在0奈奎斯特带宽中与基次谐波幅度相关的激励。窄带SFDR给出了在200KHz带宽的基频中大多激励或谐波的衰减。总谐波失真（THD）THD是谐波的均方根和基波均方根的比值。对于AD9834其定义为V1是基波的均方根幅度，V2、V3、V4、V5、V6是二次谐波到六次谐波的均方根幅度。信噪比（SNR）SNR是输出测定信号均方根与其他低于奈奎斯特频率的普分量和的均方根之比。SNR的值用分贝表示。馈通时钟在MCLK的输入和模拟输出之间有馈通。馈通时钟是参考了在AD9834中关于在输出频谱中基频的MCLK的信号幅度。操作原理正弦波是思考一些术语的典型实例，它的幅度表达式a(t) = sin (t).然而，这些都是非线性的不容易产生，除非通过分段方式。另一方面，角的相关信息本身是线性的，也可以说，相位角通过一个定角的经过一定时间旋转变化。角速度由信号的频率决定，公式 = 2f。众所周知正弦波的相位是线性的并且给出了参考的时间间隔（时钟周期），相位的变化由哪个周期就决定了。Phase = t则为 = Phase/t = 2f用时钟频率取代时钟周期那么f 为f = Phase fMCLK/2 AD9834基于此一次方程确定输出。一个简单的DDS芯片用三个分分支电路就能实现这个方程：数字控制振荡器+相位调制器，SIN ROM，和DAC。每一个分支电路在电路描述部分阐述了。电路描述AD9834是集成的DDS芯片，芯片需要一个基准时钟，一个低阻值的精密电阻，八个去耦电容能够产生37.5MHz的数字正弦波。除了能产生检波信号还具有较多宽范围简单和复杂的调制模式。这些调制方式完全实现于数字领域，用DSP技术精确简单的实现复合调制算法。A9834的内部电路包括以下主要部分：数控振荡器（NOC），频率相位调制器，SIN ROM，一个DAC，一个比较器和一个整时器。数控振荡器加相位调制器这个包括两个频率选择寄存器，一个相位累加器，两个相位偏移寄存器，和一个相位偏移加法器。主要的NCO元件是一个28位的相位累加器。连续时间信号的相位从0 to 2。超出此范围的数，正弦函数会周期重复。数字信号也是如此。累加器简单的把0 to 2的书变为数字的。AD9834中的相位累加器用28位实现。在AD9834里2 = 228。同样的的，相位的变化范围为0 Phase 228 1。将其带入以前的一个方程f = Phase fMCLK/228 0 Phase 228 1.相位累加器的输入由FREQ0或FREQ1选择，并且由FSELECT脚或FSEL位控制。NCOs能够产生连续相位的性质，这为了避免频率转换时造成的不连续。在NCO之后，12位的相位寄存器完成相位偏移。其中一个相位寄存器的任务是加载NCO的MSBs。AD9834有两个相位寄存器，这两个寄存器的分辨率为2/4096。SIN ROM让NCO的输出能够使用，它必须完成从相位信息到正弦值的转化。相位信息直接映射成幅度；SIN ROM把数字相位信息作为查表的地址，并把相位信息转换成幅度。尽管NCO包含了28位的相位累加器，但是NCO的输出被减为12位。用相位累加器的最大分辨率也是不现实和多余的，因为它需要228查表入口。它必需要足够的相位分辨率，否则回因小于10位的DAC而出错。这就需要SIN至少比10位的DAC多两位的分辨率。SIN ROM可以用控制寄存器的OPBITEN和MODE位使能。在表18有详细介绍。DACA9834包含一个高阻抗电流源10位DAC能够驱动很大范围的负载。总的输出电流能够调整为最大功率，外部负载用一个单精度外部电阻（REST）。DAC可以配置为任何一个单端或差分操作。IOUT和IOUTB可以通过等值电阻连接到地，来提高双向输出电压。负载电阻任何一个值都是可以的，只要它不超过电压的一致性范围。因为总电流由REST控制，调节REST可以平衡因改变负载电阻的变动。比较器AD9834可以用来发生合成的数字时钟信号。这是用板上能把DAC的正弦信号转换成方波的自偏置比较器。在施加到比较器输入之前，DAC的输出可以由外部滤波。比较器的参考电压是信号施加电压的时间平均值。比较器能接受大概在100 mV p-p to 1 V p-p范围内的信号。因为比较器的输入时交流耦合的，在作为过零检测器操作时，它必需需要最小值为为3MHz（典型值）的输入频率。比较器的输出为幅度从0V到DVDD的方波。AD9834输出地抽样信号符合奈奎斯特抽样定理。就是，它的输出频谱包括基波加其他在发生多种参考时钟频率和选择输出频率时的噪声。抽样频谱的图示和噪声在图28有阐释。噪声的重要性是它由fOUT t和MCLK的比值决定。如果比值较小，噪声是很显著的，而且有印出量化的DAC输出由sin(x)/x做决定的相对较高的能级。事实上根据fOUT和基准时钟的信号关系，第一个噪声和基波的-3dB相似。低通滤波器一般放在DAC的输出和比较器的输入之间去更大抑制噪声的影响。选择输出频率和基准时钟的关系是必须考虑的，这可避免不想要的输出异常。把AD9834作为时钟发生器应用，必须限制输出频率小于基准时钟的33%，为了避免产生输出频段范围内或其周围频率的噪声。这些是为了降低时钟发生器系统的外部滤波需求的发杂度或成本。参考AN-837说明书获取更多的信息。要使能比较器，把控制寄存器的SIGN/PIB位和OPBITEN位置1.这在表17有更详细的介绍。调节器AD9834的模拟和数字部分的电源是分立的。AVDD为模拟部分提供电源，DVDD为数字部分提供电源。这两种电源的范围都是2.3V5.5V而且相互独立。例如模拟电源可以是5V而数字电源是3V,反过来也可以。AD9834的内部数字部分是在2.5V下运行。板上的调节器在DVDD到2.5V的电源不能工作。AD9834的数字接口也是在DVDD下运行的。AD9834为了与2.5V兼容把这些数字信号平移了。给DVDD提供的电压等于或小于2.7V时，CAP/2.5V和DVDD脚音高连在一起，这样可以板上的调节器变为旁路。输出电压一致性AD9834又一个最大电流密度，用REST设置，为4mA。最大输出电压为VDD1.5V。这确保了内部开关的输出一致性不会改变，和部分频谱性质不被影响。电源电压最小2.3v时最大输入电压为0.8V。按表1 的说明要保证REST6.8k 、RLOAD为200。功能描述串行接口AD9834有个标准的三线串行接口，可以兼容SPI，QSPI，MICRWIRE和DSP标准接口。数据在SCLK的控制下以16位字符输入芯片。在Figure5中给出了时序操作。AD9834的程序实例和芯片参考AN-1070 Application Note.FSYNC输入时电平触发输入，作为帧同步和芯片使能。当FSYNC为低电平时，数据就传到到芯片。串行数据的传送需FSNC变为低电平，要注意到FSYNC到SCLK的下降沿的最小建立时间。在FSYNC变低后，串行数据的每一位数据在SCLK的下降沿就移入输入移位寄存器，这样传输16次。FSYNC可以在16个下降沿后置高。这也要注意SCLK的下降沿到FSYNC上升沿的家最小时间。在整个16为数据传输中保持拉低然后在最后传输完后置高。这种方法当FSYNC为低时，一个连续的16位数据就输入到片子中。只需在16个SCLK的下降沿最后一个字符完成输入后把FSYNC置高。SCLK可以是连续的，同样SCLK在运算时保持高或低，但在FSYNC变低后SCLK必须高。驱动AD9834在下面的图表Fingure31展示了AD9834的运行实例。AD9834上电后，这部分要复位。复位会使内部寄存器变0来土工模拟的半值输出。为避免在AD9834初始化DAC输出失真，RESET位/脚应该置1直到这部分准备产生输出信号。RESET不会重置相位，频率和控制寄存器。这些寄存器包含无效数据，然而这需用户设置一个已知的数据。在开始产生输出时RESET位/脚稍后应该设为0。在RESET设为0后经过MCLK的8个循环数据就会在DAC的输出中。执行周期执行周期与每一次运算联系。当FSELECT和PSELECT脚的值发生变化，就会在控制写入选择的寄存器前有个流水式的延时。当遇到t11 和 t11A的时序规范FSELECT和PSELECT有个8个MCLK周期时间。如果没有遇到这个时间只是一个MCLK周期时间。同样每个同步写操作也有个延时。一个选择的频率/相位寄存器写入一个新的字节，在模拟输出改变前有个89个MCLK的周期时间延时。有个不确定的MCLK周期时间，因为它取决于再数据写入目的寄存器是MCLK上升沿的位置。REST和SLEEP功能的负跳变是在内部MCLK的下降沿取样。当然同样有延时和它相关。控制寄存器AD9834包含16位控制寄存器，这将按用户得要求进行设置并操纵它。除了MODE所有的控制位都在内部MCLK的负跳变时取样。表6对控制寄存器的每一位做了说明。不同的功能和多种输出选择在AD9834中频率和相位寄存去部分做了更详细的介绍。在告知AD9834控制寄存器中的内容改变时DB15和DB14必须设成0，表5表6 控制寄存器的各位表述位名称描述 DB13B28两种写操作需要向任何一个频率寄存器中写入全部的字节，B28=1允许一个完整字节在两个连续的写操作写入频率寄存器。第一次写操作包括14LSBs的频率字节，下一个写操作包括14MSBs。16位码的前两位规定频率寄存器的字节写入，当然在两个连续的写操作是一样的。参考表10写入正确的地址。在两个位写入频率寄存器后其它的才会写入频率寄存器。在表11中例举了一个完整28位的例程。然而要注意，将连续的28位写入同一寄存器是不允许的。要切换频率寄存器来完成这一功能。 B28=0，28位的频率寄存器作为14位来操作，一个包含14MSBs另一个包含14LSBs。反过来一样。这就是说14MSBs的频率字节和14LSBs的可以独立改变和取代算法。要改变14MSBs或14LSBs，一次写入要确保在合适的频率地址。控制位DB12（HLB）告知AD9834是哪一位改变是更改14MSBs和14LSBs。DB12HLB这个控制位允许用户连续的在一个频率寄存器写入MSBs或LSBs，忽略了余下的14位。这对于不让写28位的分辨率是允许的。HLB用来和DB13（B28）与。这个控制位指示哪一个14位写入是写入编址频率寄存器的14MSBs还是14LSBs。DB13（B28）要设置为0才能独立的改变频率的MSBs和LSBs字节。HLB=1 允许写入编址频率寄存器的14MSBs。HLB=0 允许写入编制频率寄存器的14LSBs。DB11FSELFSEL位定义了是FREQ0还是FREQ1用于相位累加器。看表8选择频率寄存器。DB10PSELPSEL位定义了PHASE0寄存器数据还是PHASE1的寄存器数据要加载到相位累加器的输出。看表9选择相位累加器。DB9PIN/SW选择频率和相位寄存器，复位内部寄存器，和DAC断电功能可以通过软件或硬件实现。PIN/SW为这些功能选择控制源。PIN/SW=1 表明用对应的控制脚控制这些功能。PIN/SW=0 表明用对应控制位控制这些功能。DB8RESETRESET=1 把内部寄存器置0，这将把模拟输出设成半幅度。RESET=0 禁止RESET。这一操作在RESET的功能部分DB7SLEEP1SLEEP=1 内部MCLK关闭。DAC输出回到以前的值，NOC不在累计。SLEEP=0 MCLK打开。这一操作在SLEEP功能部分有阐述。DB6SLEEP12SLEEP12=1 芯片上的DAC断电，这个在AD9834用来输出DAC数据的MSB是有用的。SLEEP12=0 表明DAC激活。这一操作在SLEEP功能部分有阐述DB5OPBITEN这个为的功能是控制SIGN BIT OUT 脚是否输出。这个脚在不用SIGN BIT OUT时要重设为0。OPBITEN=1 使能SIGN BIT OUT脚OPBITEN=0 SIGN BIT OUT输出缓冲器设为了高阻状态，在这一脚上没有输出DB4SIGN/PIB这个位是控制SIGN BIT OUT脚输出什么SIGN/PIB=1 片内比较器连接到SIGN BIT OUT。在从DAV正弦波滤波后，波形给比较器产生方波，参考表17。DB3DIV2DIV2用来联系SIGN/PIB和OPSBITEN，参考表17。DIV2=1，数字的输出都最直接通过SIGN BIT OUTDIV2=0，数字输出地1/2直接通过SIGN BIT OUTDB2Reserved这一脚要总为0DB1MODE这一脚的功能是控制IOUT/IOUTB脚输出什么。如果OPBITEN=1则这一位要设为0。MODE=1 SIN ROM 被旁路，DAC输出三角波。MODE=0 SIN ROM用来把相位信息转换为幅度信息，就输出正弦波，参考表18DB0Reserved这一位总置0频率和相位寄存器在AD9834中包括两个频率寄存器和两个相位寄存器。在表7里有描述寄存器大小描述FREQ028位频率寄存器0。当FSEL位或FSELECT脚为0，这个寄存器定义输出频率为MCLK的一小部分频率FREQ128位频率寄存器1.当FSEL位或FSELECT脚为1，这个寄存器定义输出频率是MCLK的部分频率PHASE012位相位偏移寄存器0。当PSEL位和PSELECT脚为0寄存器的内容将加载到相位累加器的输出。PHASE112位相位偏移寄存器1.当PSEL位或PSELECT脚为1，寄存器的内容加载到相位累加器的输出。AD9834的模拟输出为 fMCLK/228 FREQREGFREQREG的值是写入选择的频率寄存器的值，信号是相位按2/4096 PHASEREG偏移，PHASEREG的值包含在选择的相位寄存器中。对于选择的输出频率和参考时钟频率要要给与考虑，以避免不想要的输出异常。进入频率和相位寄存器由FSELECT、 PSELECT脚，FSEL和PSEL控制位共同控制，若控制位PIN/SW=1,脚控制这一操作，但是PIN/SW=0，控制位控制这一操作。在表8 和表9有框图。如果FSEL和PSEL位被用，那么控制脚应保持CMOS的逻辑高或低。频率/ 相位寄存器的控制可以进行脚控制和位控制的交换。表8 选择频率寄存器表9 选择相位寄存器FSELECT和PSELECT脚在内部MCLK的下降沿时取样。建议脚上的数据在MCLK一个下降沿的时间窗口内不要改变（看时序图4）。如果在下降沿发生时FSELECT或PSELECT改变了值，将有一个不确定的MCLK周期，因为它不知属于谁当控制转移到另一个频率/相位寄存器。接下来的图表32 、33展示了选择和写入频率和相位寄存器的例程写入频率寄存器当写入频率寄存器是DB15和DB14位给出频率寄存器的地址。表10 频率寄存器位如果想改变真个寄存器的内容，则必须万晓恒两个连续的写入同一地址的操作，因为频率寄存器是28位的，第一次写入包含14LSBs，第二次写入包含14MSBs，基于这种操作模式，B28（D13）控制位要置1.在表11中展示了28位写入的例子。注意不管怎样，连续的写入同一个频率寄存器是不建议的，这将导致在写入时中间更新。如果频率扫描或其他类似的需要的事，建议用户轮流操作两个寄存器。表11 把FFFC00写入FREQ0 REG一些应用里，用户不必改变频率寄存器全部28位。通过粗调，只要改变14MSBs。通过设置控制位B28（DB13）为0，28位的寄存器作为两个14位来操作，一个包含14MSBs，另一个包含14LSBs，反过来一样。控制寄存器的HLB位标示了14位的改变。在Table12和Table13 有展示。写入相位寄存器当写入相位寄存器时，DB5和DB14位要设为11.DB13位确定那个一个寄存器要写入。复位功能RESET功能复位对应内部寄存器为0来产生半幅度的模拟输出。RESET不会复位相位频率和控制寄存器。当AD9834断电，这一部分要复位。要复位AD9834，需设RESET脚/位为1.要是这一部分不复位，把这一脚/位设为0.在RESET设为0后7个MCLK周期后DAC有信号输出。RESET功能有RESET脚和RESET控制位共同控制。若控制位PIN/SW=0，RESET位控制这一功能，而PIN/SW=1，RESET脚控制这一功能。霎时复位的结果是明显快速的影响到输出，这个脚0到1的跳变不会被取样，然而，RESET的负跳变回被取样，在MCLK的下降沿。睡眠功能AD9834的不再使用的部分可以断电来减小功耗，用SLEEP功能。芯片中可以断电的部分是内部的时钟和DAC。DAC可以通过软件和硬件断电。这一脚/位需要的SLEEP功能在Table16列举了。DAC断电AD9834只用来输出DAC的MSB时是比较有用的。在这种情况下DAC是不需要的，可以断电以减小功耗。禁止内部时钟当AD9834的内部时钟禁止后DAC的输出保持它以前的值，因为NOC不再累计。新的频率相位控制字可以在SLEEP1控制位激活后写入这一部分。同步时钟保留激活状态，意味着选择的频率寄存器和相位寄存器可以通过脚或控制位改变。把SLEEP1位置0使能MCLK。在SLEEP1激活后一个确定的周期后对寄存器的改变就会观察到。对SLEEP脚定义的影响在再输出中很快体现，这个脚从01变化不会取样。然而， SLEEP负跳变时在内部MCLK的下降沿会取样。SIGN BIT OUT PINAD9834提供了多种输出。在SING BIT OUT 脚能输出数字信号。有效的输出时比较器的输出或DAC数据的MSB。这个位对SIGN BIT OUT脚