数字电子技术试题8.doc

陕西理工学院数字电子技术基础 期末考试试卷题号一二三四总分得分阅卷人 上 装 订 线 系名： 班级： 姓名： 学号： 考试日期： 下 装 订 线 答卷注意事项：学生答题前必须先将试卷上面的系名、班名、姓名、学号、考试日期一一填写清楚。字迹要清楚工整，不宜过大，以防试卷不够使用。一、填空题：1、.施密特触发器和单稳态触发器是一种脉冲 电路；多谐振荡器是一种脉冲 电路。2、逻辑函数 的反函数 = 。3、在任何时刻，输出状态只决定于同一时刻各输入状态的组合，而与先前状态无关的逻辑电路称为 ，而若逻辑电路的输出状态不仅与输入变量的状态有关，而且还与系统原先的状态有关，则称其为 。4、脉冲宽度tW是从脉冲前沿到达 Vm起，到脉冲后沿到达 Vm为止的一段时间。5、为实现图逻辑表达式的功能，请将多余输入端C进行处理（只需一种处理方法）其中图Y1、Y2为TTL 电路，图Y3、Y4为CMOS电路。 Y1的C端应 ，Y2的C端应 ， Y3的C端应 ，Y4的C端应 。6、一个三变量排队电路，在同一时刻只有一个变量输出，若同时有两个或两个以上变量为1时，则按A、B、C的优先顺序通过，若FA1表示A通过，FB、FC为1表示B、C通过，FA、FB、FC为0时表示其不通过，则表示变量A、B、C通过的表达式FA ，FB = ，FC 。7、ROM存储器是由 、 、 三部分电路组成。8、时序逻辑电路的基本单元是 。9、组合逻辑电路的设计步骤为：（1） （2） （3）简化和变换逻辑表达式，从而画出逻辑图。二、选择题：（每题2分，共18分）1、在下列逻辑电路中，不是组合逻辑电路的有 。A、译码器； B、编码器； C、全加器； D、计数器2、全加器逻辑符号如图所示，当Ai=“1”，Bi=“1”，Ci-1=“1”时，Ci-1和Si分别为A. Ci = 1 Si = 0B. Ci = 0 Si = 1C. Ci = 1 Si = 1 D. 以上各项都不是 （ ）3、TTL三态输出“与非”门电路的输出比TTL“与非”门电路多一个状态是 。A、 高电平B、 低电平C. 、 高阻 D、 以上各项都不是4、若把某一全加器的进位输出接至另一全加器的进位输入，则可构成A. 二位并行进位的全加器 B. 二位串行进位的全加器 C. 一位串行进位的全加器 D. 以上各项都不是 （ ）5、n个触发器构成的扭环型计数器中，有效状态有 个。A、n； B、2n； C、2n-1； D、2n-2n6、一个16选1的数据选择器（十六路数据选择器），其地址输入（选择控制输入）端有 A1个 B2个 C4个 D8个 （ ）7、八路数据选择器如图所示，该电路实现的逻辑函数F等于（多项选择）A B. C. D. A+B （ ）8、欲将一正弦波信号转换为与之频率相同的矩形脉冲信号，应采用： A. 单稳态触发器 B. 施密特触发器 C. A/D转换器 D. 移位寄存器 （ ） 9、如图所示无符号8位二进制码DAC，当输入的二进制码d7d6d5d4 d3d2d1d0 =00000 001时，则输出电压vO为A B C D （ ）。三、判断题 （本题5分，共5题）1.异步时序电路各级触发器类型不同。（ ） 2.TTL与非门如图所示，输入端A0.3V，B3.6V，C端悬空，若用万用表测量C端电压，由于悬空端相当于逻辑高电平3.6V，故测得的电压一定是3.6V。（ ）3.在如图所示的电路中，当S0S1S2S3 = 1111时，输出Y = 1。（ ）4.计数器的模是指对输入的计数脉冲的个数。（ ）5.对于TTL数字集成电路来说，在使用中应注意：三态门的输出端可以并联，但三态门的控制端所加的控制信号电平只能使其中一个门处于工作状态，而其他所有输出端相并联的三态门均处于高阻状态。 （ ）四、综合分析题（本题32分）1、化简下列逻辑函数为最简与或式：（每题5分，共10分）（1）Y=ABCD+AD+AC（用公式化简法）（2）F(A,B,C,D)= m(4,5,6,13,14,15)+d(8,9,10,12)（用卡诺图化简法）2、写出如图所示电路的输出函数Y的表达式，并分析逻辑功能。3、试分析如图所示电路的逻辑功能，写出输出函数Y的表达式。4、写出如图所示时序电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并说明该电路能否自启动。（10分）五、设计题（本题33分）1、（12分）用与非门设计如下电路：三变量的奇数判别电路（输入变量中的1的个数为奇数时输出为1，否则输出为0）2、采用D触发器设计具有自启动特性的同步五进制计数器。状态转换为011 010 110101 001011 （13分）3、用中规模集成计数器74160设计一个24进制计数器 （8分）4160(74LS160)的功能表和引脚功能说明输 入输 出引脚功能说明 ET EP CP D0 D1 D2 D3Q3 Q2 Q1 Q0D0 D3并行数据输入端异步清零端同