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ISE约束-UCF编辑的入门介绍zz From: /yq000cn/blog/70-01/185475_6dce2.html摘要：本文主要通过一个实例具体介绍ISE中通过编辑UCF文件来对FPGA设计进行约束，主要涉及到的约束包括时钟约束、群组约束、逻辑管脚约束以及物理属性约束。XilinxFPGA设计约束的分类Xilinx定义了如下几种约束类型： “Attributes and Constraints” “CPLD Fitter” “Grouping Constraints” “Logical Constraints” “Physical Constraints” “Mapping Directives” “Placement Constraints” “Routing Directives” “Synthesis Constraints” “Timing Constraints” “Configuration Constraints”通过编译UCF（user constraints file）文件可以完成上述的功能。还是用实例来讲UCF的语法是如何的。图1 RTL Schematic图1 是顶层文件RTL图，左侧一列输入，右侧为输出，这些端口需要分配相应的FPGA管脚。 1: NET pin_sysclk_i LOC = AD12 | TNM_NET = pin_sysclk_i; 2: TIMESPEC TS_pin_sysclk_i = PERIOD pin_sysclk_i 15 ns HIGH 50 %; 3: # 4: NET pin_plx_lreset_n_i LOC = B18; 5: # 6: NET pin_plx_lhold_i LOC = C17; 7: NET pin_plx_lholda_o LOC = D17 | SLEW = FAST; 8: # 9: NET pin_plx_ads_n_i LOC = E18; 10: NET pin_plx_ads_n_i OFFSET = IN 6.3 ns AFTER pin_sysclk_i HIGH; 11: # 12: NET pin_plx_lw_r_n_i LOC = E9; 13: NET pin_plx_lw_r_n_i OFFSET = IN 6.3 ns AFTER pin_sysclk_i HIGH; 14: # 15: NET pin_plx_blast_n_i LOC = D18; 16: NET pin_plx_blast_n_i OFFSET = IN 6.3 ns AFTER pin_sysclk_i HIGH; 17: # 18: NET pin_plx_lad_io LOC = AD13 | SLEW = FAST | TNM = LAD; 19: NET pin_plx_lad_io LOC = AC13 | SLEW = FAST | TNM = LAD; 20: NET pin_plx_lad_io LOC = AC15 | SLEW = FAST | TNM = LAD; 21: NET pin_plx_lad_io LOC = AC16 | SLEW = FAST | TNM = LAD; 22: NET pin_plx_lad_io LOC = AA11 | SLEW = FAST | TNM = LAD; 23: NET pin_plx_lad_io LOC = AA12 | SLEW = FAST | TNM = LAD; 24: NET pin_plx_lad_io LOC = AD14 | SLEW = FAST | TNM = LAD; 25: NET pin_plx_lad_io LOC = AC14 | SLEW = FAST | TNM = LAD; 26: NET pin_plx_lad_io LOC = AA13 | SLEW = FAST | TNM = LAD; 27: NET pin_plx_lad_io LOC = AB13 | SLEW = FAST | TNM = LAD; 28: NET pin_plx_lad_io LOC = AA15 | SLEW = FAST | TNM = LAD; 29: NET pin_plx_lad_io LOC = AA16 | SLEW = FAST | TNM = LAD; 30: NET pin_plx_lad_io LOC = AC11 | SLEW = FAST | TNM = LAD; 31: NET pin_plx_lad_io LOC = AC12 | SLEW = FAST | TNM = LAD; 32: NET pin_plx_lad_io LOC = AB14 | SLEW = FAST | TNM = LAD; 33: NET pin_plx_lad_io LOC = AA14 | SLEW = FAST | TNM = LAD; 34: NET pin_plx_lad_io LOC = D12 | SLEW = FAST | TNM = LAD; 35: NET pin_plx_lad_io LOC = E13 | SLEW = FAST | TNM = LAD; 36: NET pin_plx_lad_io LOC = C16 | SLEW = FAST | TNM = LAD; 37: NET pin_plx_lad_io LOC = D16 | SLEW = FAST | TNM = LAD; 38: NET pin_plx_lad_io LOC = D11 | SLEW = FAST | TNM = LAD; 39: NET pin_plx_lad_io LOC = C11 | SLEW = FAST | TNM = LAD; 40: NET pin_plx_lad_io LOC = E14 | SLEW = FAST | TNM = LAD; 41: NET pin_plx_lad_io LOC = D15 | SLEW = FAST | TNM = LAD; 42: NET pin_plx_lad_io LOC = D13 | SLEW = FAST | TNM = LAD; 43: NET pin_plx_lad_io LOC = D14 | SLEW = FAST | TNM = LAD; 44: NET pin_plx_lad_io LOC = F15 | SLEW = FAST | TNM = LAD; 45: NET pin_plx_lad_io LOC = F16 | SLEW = FAST | TNM = LAD; 46: NET pin_plx_lad_io LOC = F11 | SLEW = FAST | TNM = LAD; 47: NET pin_plx_lad_io LOC = F12 | SLEW = FAST | TNM = LAD; 48: NET pin_plx_lad_io LOC = F13 | SLEW = FAST | TNM = LAD; 49: NET pin_plx_lad_io LOC = F14 | SLEW = FAST | TNM = LAD; 50: TIMEGRP LAD OFFSET = IN 6.4 ns AFTER pin_sysclk_i HIGH; 51: TIMEGRP LAD OFFSET = OUT 3.1 ns BEFORE pin_sysclk_i HIGH; 52: # 53: NET pin_plx_ready_n_o LOC = F18 | SLEW = FAST; 54: NET pin_plx_ready_n_o OFFSET = OUT 4.2 ns BEFORE pin_sysclk_i HIGH; 55: # 56: NET pin_plx_bterm_n_o LOC = D10 | SLEW = FAST; 57: NET pin_plx_bterm_n_o OFFSET = OUT 4.2 ns BEFORE pin_sysclk_i HIGH; 58: # 59: NET pin_led_o LOC = D22; 60: NET pin_led_o LOC = C22; 61: NET pin_led_o LOC = E21; 62: NET pin_led_o LOC = D21; 63: NET pin_led_o LOC = C21; 64: NET pin_led_o LOC = B24; 65: NET pin_led_o LOC = C20; 66: NET pin_led_o LOC = B23;表1. UCF example对上面的UCF文件进行一些注释：该UCF文件主要是完成了管脚的约束、时钟的约束，以及组的约束。第一、二行：主要定义了时钟以及对应的物理管脚。第一行，端口pin_sysclk_i 分配到FPGA管脚AD12，并放到了 pin_sysclk_i group中。那如何得知是AD12的管脚呢，请看图2，FPGA管脚AD12 是一个66MHz的外部时钟。FPGA的开发板肯定有电路原理图供你分配外部管脚。图2，电路原理图第二行：时钟说明：周期15ns，占空比50%。关键词TIMESPEC（Timing Specifications），即时钟说明。一般的语法是：TIMESPECTSidentifier=PERIODtimegroup_name value units;其中TSidentifier用来指定TS（时钟说明）的唯一的名称。第七行：pin_plx_lholda_o 连接至物理管脚 D17，并配置该管脚电平变化的速率。关键词：SLEW，用来定义电平变化的速率的，一般语法是：NETtop_level_port_nameSLEW=value; 其中value = FAST|SLOW|QUIETIO, QUIETIO仅用在Spartan-3A。第十行：定义pin_plx_ads_n_i 输入跟时钟的关系。OFFSET IN和OFFSET OUT的约束。OFFSET IN 定义了数据输入的时间和接收数据时钟沿（capture Edge）的关系。一般的语法是：OFFSET=INvalueVALIDvalueBEFOREclockOFFSET=OUTvalueVALIDvalueAFTERclock图3 时序图（OFFSET IN）例子：NETSysCLkTNM_NET= SysClk;TIMESPECTS_SysClk =PERIODSysClk 5 nsHIGH50%;OFFSET=IN5 nsVALID5 nsBEFORESysClk;上面的定义了基于SysClk的全局OFFSET IN的属性。时序可看图3.图4 时序图（OFFSET OUT）例子：NETClkInTNM_NET= ClkIn;OFFSET=OUT5 nsAFTERClkIn;上面设置主要是定了了时钟跟数据的时间关系，时序图4。可以看到这时一种全局定义，Data1 和Data2输出时间都受到OFFSET=OUT5 nsAFTERClkIn 的约束。如果需要单独定义输出端口的OFFSET OUT的，需要制定相应的NET，可参考表1中的第57行。第18至49行：pin_plx_lad_io 被归到了名称为LAD的TMN(Timing name)，这个可以说是GROUP的约束。这样往往给约束带来方便，不用一个一个的NET 或者INST进行约束。第50至51行：对TIMEGRP 是LAD进行OFFSET IN和OUT的定义。在时序约束中，在这里还未提及FROM TO的约束。FROM TO的约束主要是用来两个同步模块之间的时间关系的约束。在这里不做深入的讨论。至此，基本上把一般的UCF文件的作用进行了注释。注：一般的时间的约束需要通过静态的时序分析，然后再设定相应PERIOD，OFFSET IN 以及OFFEET OUT等的时间参数。当然在例子中还没有涉及到区域的约束。下面会试图说一下。ISE进行综合后会将设计代码生成相应的逻辑网表，然后经过translate过程，转换到Xilinx特定的底层结构和硬件原语，MAP过程就是将映射到具体型号的器件上，最后就是就是布线和布局的操作了。区域的约束相当于将布局过程中指定特定型号的器件的位置，这完全可以通过FloorPlanner的GUI界面进行设置，用图形界面设置完后，配置信息会放到UCF中，这里只介绍UCF的使用。例如：INSTDoneLOC= SLICE_X32Y163 ; #Done映射为一个寄存器，映射到SLICE_X32Y163的位置上。（32，163）相当于一个坐标，可以用FloorPlanner进行查看。INSTBRAM4/BU2/U0/blk_mem_generator/valid.cstr/ramloop0.ram.r/v4_init.ram/TRUE_DP.SINGLE_PRIM.TDPLOC= RAMB16_X2Y22 ; #RAM16的一个映射。又例如，X,Y,Z是对应的是寄存器。现在想把它们放在一个指定的区域中,我可以这样写，INST“X”AREA_GROUP= reg;INST“X”AREA_GROUP= reg;INST“X”AREA_GR