计算机组成原理.docx

Cathe映射方式：例4.9：设主存容量为512K16位，Cache容量为409616位，块长为4个16位的字，访存地址为字地址（1）在直接映射方式下，设计主存的地址格式。（2）在全相联映射方式下，设计主存地址格式。（3）在二路组相联映射方式下，设计主存地址格式（4）若主存容量为512K32位，块长不变，在四路组相连映射方式下，设计主存的地址格式。 解: (1)根据Cathe容量为4096=212字，的Cathe字地址为12位。根据块长为4，且访存地址为字地址，得字块内地址为2位，即b=2,且cathe共有4096/4=1024=210快，即c=10.根据主存容量为512k=219字，得主存地址为19位。在直接映射方式下，主存字块标识为19-12=7.主存的地址格式如图a。主存字块标记7Cache字块地址10字块内地址2 （2）在全相连映射方式下，主存字块标记为19-b=19-2=17，其地址格式如图b：主存字块标记 17 字块内地址 2 （3）根据二路组相联的条件，一组内共有2块，得Cache共分为1024/2=512=2q组，即q=9， 主存字块标记为19-q-b=8位，其地址格式设计如下c：主存块地址标记 8 组地址 9 字块地址 2（4）若存储容量改为512K32位，即双子宽存储器，块长仍为4个16位的字，访存地址仍为字地址，则主存容量为1024K16为，得主存地址为20位。由四路组相连，得cathe共分1024/4=256=2q组，即q=8.对该条件下，主存字块标记为20-8-2=10位，其地址格式为图d：，主存字块标记：10组地址8字块内地址2cathe效率等例4.7：假设CPU执行某阶段程序时，共访问Cathe命中2000次，访问主存50次。已知Cathe的存取周期位50ns，主存的存取周期为200ns。求Cathe-主存系统的命中率、效率和平均访问时间cathe命中率：2000/(2000+50)=0.97由题知，访问主存的时间是访问cathe时间的4倍（200/50=4）。设访问cathe的时间为t，访问主存的时间为4t，cathe-主存系统的访问效率为e，则e=访问cathe的时间/平均访问时间100%=t/(0.97+0.034t)100%=91.7%平均访问时间是：50ns0.97+200ns（1-0.97）=54.5ns顺序存储器与交叉存储器带宽的计算：例：4.6设有4个模块组成的四体存储结构，每个题的存储字长为32位，存储周期为200ns。假设数据总线宽度为32位，总线传输周期为50ns，试求顺序存储和交叉存储的存储器带宽。解：顺序存储（高位交叉编址）和交叉存储（低位交叉编址）连续读出4个字的信息量是324=128位。顺序存储器连续读出4个字的时间是200ns4=800ns=810-7s交叉存储器连续读出4个字的时间是200ns+50ns（4-1）=350ns=3.510-7s顺序存储器的带宽是：128/(810-7)=16107bps交叉存储器的带宽是：128/(3.510-7)=37107bps刷新：4.11 一个8K8位的动态RAM芯片，其内部结构排列成256256形式，存取周期为0.1s。试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少？解：采用分散刷新方式刷新间隔为:2ms，其中刷新死时间为：2560.1s=25.6s采用分散刷新方式刷新间隔为：256（0.1s+0.1s）=51.2s采用异步刷新方式刷新间隔为:2ms寻址：例7.3一条双子长直接寻址的子程序调用程序，其第一个字为操作码和寻址特征，第二个字为地址码5000H。假设PC当前值为2000H,SP的内容为0100H，栈顶内容为2746H，存储器按字节编址，而且进栈操作是先执行（SP）-SP，后存入数据。试回答下列几种情况下，PC、SP及栈顶内容各为多少？1.CALL指令被读取前2.CALL指令被执行后 3.子程序返回后解：1.CALL指令被读取前，PC=2000H,SP=0100H,栈顶内容为2746H2.CALL指令被执行后，由于存储器按字节编址，CALL指令共占4个字节，故程序断电2004H进栈，此时SP=（SP）-2=00FEH，栈顶内容为2004H，PC被更新为子程序入口地址5000H。3.子程序返回后，程序断点出栈，PC=2004H，SP被修改为0100H，栈顶内容为2746H例7.5设某机配有基址寄存器和变址寄存器的一地址指令，除去末4位为寄存器地址外，还可容纳30条这类指令。1.若采用单字长指令，功能完成105中操作，则指令可直接寻址的范围是多少？一次间接寻址的寻址范围是多少？画出其指令格式并说明各字段的含义2.若存储子长不变，可采用什么方法直接访问容量为16MB的主存？解：1.在单字长指令中，根据能完成105中操作，取操作码7位。因允许直接和间接寻址，且有基址寄存器和变址寄存器，故取2位寻址特征位，其指令格式如下： 7 OP 2 M 7 AD 其中，OP为操作码，可完成105种操作，M为寻址特征，可反映四种寻址方式，AD为形式地址。这种指令格式可直接寻址27=128，一次间接寻址的寻址范围是216=655362.容量为16MB的存储器，正好与存储字长为16位的8M存储器容量相等，即16MB=8M*16位。欲使指令直接访问16MB的主存，可采用双字长指令，其操作码和寻址特征均不变。格式如下：OP 7M 2AD1 7 AD2其中，形式地址为AD1/ AD2,共7+16=23位。223=8M，即可直接访问主存的任一位置。例7.6某模型机共有64中操作，操作码位数固定，且具有以下特点：采用一地址或二地址格式；有寄存器寻址、直接寻址和相对寻址（位移量为-128+127）三种寻址方式；有16个通用寄存器，算术运算和逻辑运算的操作数均在寄存器中，结果也在寄存器中；取数/存数指令在通用寄存器和存储器之间传送数据；存储器容量为1MB，按字节编址。要求设计算逻指令、取数/存数指令和相对转移指令的格式，并简述理由解：1.算逻指令格式为寄存器-寄存器型，取单字长16位。OP 6M 2 Ri 4Rj 4其中，OP为操作码，可实现64种操作，M为寻址模式，可反映寄存器寻址放，直接寻址，相对寻址；Ri 和Rj各取4位，指出源操作数和目的操作数的寄存器（共16个）编号。2.取数/存数指令格式为寄存器-存储器型，去双字长32位，格式为：OP 6M 2RiA1 4A2其中，OP为操作码，6位不变，M为寻址模式，2位不变，Ri为4位，源操作数地址（存数指令）或目的操作数地址（取数指令）；A1和A2共20位，为存储器地址，可直接访问按字节编址的1MB存储器3.相对转移指令为一地址格式，取单字长16位，格式为：OP 6M 2 A 8其中，OP为操作码，6位不变，M为寻址模式，2位不变，A为位移量8位，对应位移量为-128+127RISC的特点：1. 选区使用频率较高的一些简单指令以及一些很有用但又不复杂的指令，让复杂指令的功能由频度高的简单指令的组合来实现。2. 指令长度固定，指令格式种类少，寻址方式种类少。3. 只有取数/存数（LOAD/STORE）指令访问存储器，其余指令的操作都在寄存器内完成4. Cpu中有多个通用寄存器5. 采用流水线技术，大部分指令在一个时钟周期内完成。采用超标量和超流水线技术，可使每条指令的平均执行时间小于一个时钟周期6. 控制器采用组合逻辑控制，不用微程序控制7. 采用优化的编译程序RISC相比CISC的优点：充分利用VLSI芯片的面积；提高计算机运算速度；便于设计，可降低成本，提高可靠性；有效支持高级语言程序汉明码： C1C2 b4C4b3 b2b1 1,3,5,7,9 ; 2,3,6,7,10; 4,5,6,7,12,13; 例4.4：已知收到的汉明码（按配偶原则配置）为:0110101，试问欲传送的信息是什么？解：由于要求出欲传送的信息，必须是正确的信息，因此不能简单地从接受到的7位满明码中去掉C1、C2 、C4这3位检测位来求得。首先应该判断收到的信息是否出错。纠错过程如下：纠错过程如下：P1=C1b4b3b1=1357=1P2=C2b4b2b1=2367=1P4=C3b3b2b1=4567=0所以，P4P2P1=011，第3位（b4）出错，故传送的有效信息为：0101第九章：PcMAR地址线 IR M(MAR) MDR MDRIR OP(IR) CU访存指令：1.加法指令：ADDX Ad(IR) MAR IR M(MAR) MDR 2.取数指令：LDA X Ad(IR) MAR IR M(MAR) MDR MDRACC例10.1设CPU中各部件及其相互连接关系如图。图中W是写控制标志，R是读控制标志，R1和R2是暂存器1.假设要求在取值周期由ALU完成（PC）+1PC的操作（即ALU可以对它的一个源操作数完成加1的运算）。要求以最少的节拍写出取指周期全部微操作命令及节拍安排2.写出指令“ADD#”（#为立即寻址特征，隐含的操作数在ACC中）在执行阶段所需的位操作命令及节拍安排解：1.由于（PC）+1PC需由ALU完成，因此PC的值可作为ALU的一个源操作数，靠控制ALU做+1运算得到（PC）+1，结果送至与ALU输出端相连的R2，然后再送至PC。此题要考虑总线冲突问题，故取指周期的微操作命令及节拍安排如下：T0 PCBusMAR，1 ；PC通过总线送MART1 M(MAR) MDR，（PC）BusALU+1R；PC通过总线送ALU完成PC）+1R2T2 MDRBusIR, ; MDR通过总线送IR OP(IR) 微操作命令形成部件T3 R2BusPC ;R1通过总线送PC2.立即寻址的加法指令执行周期的位操作命令及节拍安排如下： 例10.2设CPU内部结构如图，且PC有自动加1功能。此外还有B、C、D、E、H、L6个寄存器，它们各自的输入端和输出端都与内部总线Bus相连，并分别受控制信号控制。要求写出完成下列指令组合逻辑控制单元所发出的微操作命令及节拍安排1.ADD B,C ;(B)+(C)B2.SUB E,H ; (E)-(H)E 寄存器间接寻址3.SAT mem ;ACC (mem) 存储器间接寻址解：1.完成“ADD B, C”指令所需的微操作命令及节拍安排如下：2.完成“SUB E,H”指令所需的微操作命令及节拍安排如下：取值周期T0 PCBusMAR，1R T1 M (MAR)MDR；（PC）+1PC T2 MDRBusIR ; OP(IR) 微操作命令形成部件间接周期T0 HBusMAR，1R T1 M (MAR)MDR执行周期 T0 M