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微机原理课程设计 步进电机的控制系统 山东科技大学学 院：信息科学与工程学院专 业：电子信息科学与技术班 级：姓 名：学 号：指导老师：课程设计要求：一、设计目的：通过课程设计加深对所学微机原理这门课的理解，理解CPU8088的基本功能和它最小系统的工作方式，熟练地掌握Protel99电路图设计的功能。二、设计要求：1.基本要求（1）用0809组成8位温度AD变换接口电路（2）用0832组成8位DA变换接口电路驱动直流电机（3）用8255和8253组成步进电机控制电路2.说明：本设计只完成设计任务，并不要求制作具体电路。电路设计：一、设计思路：8088地址总线经过3片8282锁存器进行地址锁存，A0A12分别与芯片2764和芯片6264的A0A12连接，数据总线D0D7经过1片双向数据缓冲器8286和芯片2764和芯片6264的D0D7相连，这样组成了8088最小系统的存储器系统；最小系统的时钟电路用8284和2MHz的CRYSTAL 晶体整荡器构成；定时芯片8254和中断芯片8259对8255平行接口芯片进行控制进而控制步进电机驱动电路芯片2003工作，实现对步进电机的运行控制。二、8088最小系统步进电机控制总电路图如下： 三、设计过程： A:选用8088为CPU其芯片如图： 其内部结构为： 8088最小模式是指构成的系统规模比较小，只含8088一个微处理器，三大总线连接比较简单。系统的地址总线除了A19A16，AD7AD0通过地址锁存器8282提供，系统的数据总线可由CPU的AD7AD0直接提供，提供也可通过收发器接口芯片8286提供，一增大数据的驱动能力，这是负载情况而定。而系统的控制总线直接由CPU的控制总线提供。这样系统中与总线控制有关的逻辑电路减到了最小的程度。如下图所示图8284A为时钟发生器，它除了给CPU提供频率恒定的时钟信号CLK外，还对外部来的准备好信号RDY及复位信号RESET进行同步。引外部对这两个信号的发出是随机的，经8284内部逻辑电路在时钟脉冲下同步，被同步的准备好信号RESET和复位信号RESET从8284A输出。送至8088CPU。对于图所示系统，存储器可空间为1MB，数据总线为8BIT宽，若某校系统内存只需64K，则用16根地址线就够了。 1. 与工作模式无关的引脚AD7AD0（双向。三态）为低8位地址数据的复用引脚线。采用分时的多路转换方法来实现对地址线和数据线的复用。在总线坐骑的T1状态。这些银线表示为这些银线用作株距总线。可见对复用信号使用时间来加以划分的。它要求在T1状态线出现低8位地址时，用地址锁存器加以锁存。这样在随后的T状态，即使这些线用作数据线，而第8位地址线的地址在个体却被记录保存下来，并送到地址总线上。在DMA方式时，这些银线被浮置为高阻状态。A15A8（输出，三态）为8位地址线。在读写存储器或外设端口色中个总线周期内，都作为地址线输出高8位地址。在DMA方式时，这些引线被浮置为高阻。A19/S6A16/S3（输出。三态）为地址状态服用引脚线，在总线周期的T1状态，这些银线表示为最高4位的地址线，在总线周期的其他T状态，这些银胶用作提供状态信息，同样需要地址锁存器对T1状态出现的最高4位地址加以锁存。状态信息S6总是为低电平，S5反映当前允许中断标志的状态。S4与S3一起指示当前那一个段寄存器被使用。在DMA方式时，这些引线被浮置为高阻。RD（输出，三态）读信号，当其有效时表示正在对存储器或IO端口进行读操作。若IOM为低电平，表示读取存储器的数据，若IOM为高电平，表示读取IO端口的数据。在DMA方式时，这些引线被浮置为高阻。READY（输入）为准备就绪信号。低电平有效。本信号由等待指令WAIT来检查。我们知道当CPU执行WAIT指令时，CPU处于等待状态，一旦检测到TEST号为低，则结束等待状态，继续执行WAIT指令下面的指令。TEST（输入）为检测信号，低电平有效。本信号由低呢古代指令WAIT来检查。我们知道当CPU执行WAIT指令时，CPU处于等待状态，一旦检测到TEST号为低，则结束等待状态，继续执行WAIT指令下面的指令。INTR（输入）可屏蔽中断请求信号，高电平有效。CPU在执行每条指令的最后一个T状态时，去采样INTR信号，若发现有效，而中断允许标志IF有为1，则CPU在结束当前指令周期后相应中断请求，赚取执行中断处理程序。（8）NMI（输入）非屏幕中断请求信号，为一个边缘触发信号，不能有软件加以屏蔽。只要在NMI线上出现由低到高的变化信号，则CPU就会在当前指令中，赚取之行给屏蔽中断处理程序。RESET（输入）复位信号，高电平有效，复位时该信号要求维持高电平值到4个时钟周期，若使初次加电，则高电平信号至少要保持50us，复位信号的到来，将立即结束CPU的当前操作，内部寄存器恢复到初始状态。当RESET信号从高电平回到低电平时，及复位后进入重新启动时，变质型从内存FFFF0H处带式的指令，通常在FFFF0H存放一条无条件转移指令，转移到系统程序的实际入口处。这样只要系统被复位启动，就自动进入系统程序。CLK(输入)时钟信号，它为CPU和总线控制电路提供基准时钟，对时钟信号要求：13周期为高电平，23周期为低电平。8088的标准时钟频率为5MZ。电源和地VCC为电源引线，单一的为+5V电源。引脚为1和20为两条GND线，要求均要接地。MNMX（输入）为最小最大模式信号，它决定8088的工作模式。将此引线接电源5V，则8088工作与最小模式，若此引线接地，则8088工作在最大模式。引脚2431在不同模式下有不同的功能含义。下面分别加以介绍。2. 最小模式下的引脚当把MN/MX引脚连至电源，8088处与最小模式，此时引脚2431的功能含义如下述。INTACPU向外输出的中断响应信号，用于对外部中断与发出中断请求的响应。中断响应周期由连个连续的总线周期组成，在每个响应周期的T2，T3和TW状态，INTA均为有效，在第二个中断响应周期，外设端口网数据总线上发送中断类型号，CPU根据中断向量而转向中断处理程序。ALE地址锁存允许信号，高电平有效。在总线州的T1状态，当地质数据复用点AD3AD0和地质状态服用线A19A6A16S3上出现地址信号时，CPU提供ALE有效电平，将地址信息锁存到地址锁存器中。DEN数据允许信号。在使用82868287数据树发起的最小模式系统中，在存储器访问周期，I/O访问周期或中断响应周期，此信号有效，用来作为82868287数据收发器的输出允许信号，即允许收发器和系统数据总线进行数据传送。在DMA方式时，此线被浮置为高阻。DT数据发送接收控制信号。在使用82868287数据收发器的最小模式系统中，用DTR来控制数据传送方向。DTR为高电平，进行数据发送，及收发器把数据送系统数据总线，而当DTR为低电平，进行数据接收，及收发器把系统数据总线上的数据读进来了。当CPU处与DMA方式时，此线浮空。IOM访问存储器或IO端口的控制信号。若IOM为高电平，则访问的是IO端口；若IOM为低电平，则访问的是存储器。WR写信号。当其有效时表示CPU正在对存储器或IO端口进行写操作，具体对水进行写操作，有IOM信号决定。本信号在总线周期的T2，T3。TW状态有效。在DMA方式时，此线被浮置为高阻。HOLD总线保持请求信号。当系统中CPU之外的总线主设备要求占用总线时，通过HOLD引县向CPU发出高电平的请求信号，如果CPU允许让出总线，则在当前周期的T1状态，向HLDA银线输出一高电平信号作为相应。同时使地址总线，数据总线和相应的控制线处于负控状态，则总线请求主设备取得了对总线的控制权。一旦总线使用完毕，总线请求主设备让HOLD变为低电平。CPU检测到HOLD为低后，把HLDA也只为低电平，CPU有多的了对总线的控制权。HLDA总线保持相应信号。当HLDA有效时，表示CPU对总线请求主设备作出相应，用移让出总线，与CPU相连的三态银线都被估值为高阻态。SSO系统状态信号，它与IOM，DTR共同组合放映当前总线周期执行的是什么操作。 B:选用3片8282为地址锁存器，如图：将8088的20位地址和BHE#信号分为3组，和3片8282的DI7DI0连接，CPU的地址锁存使能ALE与8282的STB端相连。在ALE的下降沿时，对地址信号进行锁存。地址锁存器8282相当于8个D触发器。 从真值表可以看出，当OE#为高，DO7DO0为高阻状态。当OE#为低STB为高时，8282的输出等于输入， 8282的输出信号DO7DO0与输入信号DI7DI0相等。当STB由 高变低，信号被锁存。OE#为高电平时，8282的输出为高阻态，OE#为低，DO7DO0有效。具体细节可以参见图4.2.5的真值表。C:选用2片2764和2片6264构成最小系统的存储器，如图：8088CPU的地址总线为A0A15，数据总线为D0D7，RD 为读信号，低电平有效，有效时表示CPU正在执行从存储器输入操作。WR为写信号，低电平有效，有效时表示CPU正在执行向存储器输出操作。选用的ROM模块芯片为EPROM2764，容量为8K*8。该芯片引脚说明如下：A0A12为地址线，O0O7为数据线，CE为片选信号，OE为数据输出允许信号。PGM为编程控制信号，Vpp为编程电压，正常输出时PGM和Vpp均接+5V，工作电压Vcc为+5V。选用的RAM模块芯片为SRAM6264，容量为8K*8。该芯片引脚说明如下：A0A12为地址线，O0O7为数据线，CS1为第一片选信号，低电平有效，CS2为第二片选信号，高电平有效，只有CS1和CS2同时有效时，芯片才被选中。ROM模块的地址为000H3FFFH，RAM模块的地址为8000HBFFFH,时钟频率为2MHz。74LS138的真值表如下：74LS138的片选信号引脚G1接+5V，G2b接地，G2a与8088的引脚连接，只有这个引脚为有效电平时，译码器才允许译码输出。高位地址A13、A14、A15分别连到74LS138的A、B、C输入端，输出Y0为U32的片选信号，Y1为U33的片选信号，Y4、Y5分别为U34、U35的片选信号。 D; 8286收发器,如图： 8286双向数据收发器一个系统有多个接口，那么在数据线上就需要使用驱动器和收发器。这样，不仅可以简化对接口的要求，而且可提高数据线驱动能力和承受电容负载的能力。8286收发器的引脚图如上所示。8286有8路双向缓冲电路，两组数据的引脚是对称的。A7-A0用于输入，B7-B0用于输出；也可以反向传送，即B7-B0用于输入，A7-A0用于输出。输出允许信号OE决定是否允许数据通过8286，发送引脚T控制数据的方向。当OE为高电平时，8286在两个方向都不能传送数据。当OE为高电平且T为高电平时，A7-A0为输入；而OE为低电平且T为低电平时，B7-B0为输入。两片8286的OE引脚与8086的数据允许信号DEN相连，发送引脚T与8086的数据收发信号DT/R相连。与8286的B数据端相连的16条数据线D0-D15即为系统的数据总线。这样，当CPU向地址数据总线上发送地址信息期间，无论是读周期还是写周期，加在OE端上的DEN信号都为高电平，使8286呈高阻状态，阻止地址信息通过8286进入系统数据总线。只有当CPU撤销地址数据总线上的地址信息后，DEN信号才由高电平变为有效低电平，允许数据通过8286进行传送。如果是读周期，加在端的DTR信号在整个总线周期内保持低电平，8286进行反向传送，把被访问的存储单元或I/O端口的数据信息经过8286传送给CPU。若是写周期，DT/R信号在整个总线周期内保持高电平，8286进行正向传送，把CPU在地址数据总线上发出的 数据信息经过8286传送给系统的数据总线。E:8284时钟电路，如下图：8284时钟发生器除了提供频率恒定的时钟信号外，还具有复位信号发生电路和准备好信号控制电路。复位信号发生电路产生系统复位信号RESET，准备好信号控制电路用于对存储器或IO接口产生的准备好信号READY进行同步。供给8284A的频率源可来自脉冲发生器，也可来自振荡器。如果F/C接+5V，则由EFI输入决定时钟频率；如FC接地，便由振荡器决定时钟频率。不管在何种情况，时钟输出CLK的频率是输入频率的1/3。 F:定时器8254，如图：8254是8253的改进型。它的引脚、工作方式与8253完全相同。改进主要在两个方面：一是8254的计数频率更高，可达6MHZ，8254.2的计数频率可达10MHz；二是8254多了一个读回命令，该命令可将选择的计数器的状态字和(或)当前计数值锁存，供CPU读取。读回命令的格式和含义如图625所示。该命令字的D3D1某位为1表示选择相应的计数器；D5为0表示锁存所选择的计数器的当前值；D4为0表示锁存所选择的计数器的状态。该命令字是写入控制字端口的。读回命令对某个计数器进行状态锁存，则接着可从该计数器端口读取一个状态字。状态字的格式和含义如图626所示。该状态字的低6位实际是对该计数器进行设置的方式控制字的相应内容；D7位是该计数器输出端OUT。的当前状态；D6位反映预置的初值是否已写入计数器中，该位是状态字中最常用的位，也是8254最具特色的位。例如，将脉冲式电表的输出作计数器的输入，当统计各用户的用电量时，可能有的用户一直未用电，电表没有输出一个脉冲，这样预置的初值就不能装入。在这种场合下，如果使用没有状态字的8253，程序处理起来将相当麻烦，而用8254则非常方便。G：8259中断芯片：8259A可以管理8级中断，可以将中断源优先级排队，辨别中断源，提供中断矢量。在级连使用时，可以构成64级中断系统。8259A的编程，就是根据需求，向8259A芯片中写入初始化命令字ICW1-ICW4以及操作命令字OCW1-OCW3。一个8259A芯片共有中断请求（IRQ）信号线：IRQ0IRQ7，共8根。在PC机中，共有两片8259A芯片，通过把它们联结起来使用，就有IRQ0IRQ15，共16根中断信号线，每个外部设备使用一根或多个外部设备共用一根中断信号线，它们通过IRQ发送中断请求，8259A芯片接到中断请求后就对中断进行优先级选定，然后对多个中断中具有最高优先级的中断进行处理，将其所对应的中断向量送上通往CPU的数据线，并通知CPU有中断到来。H：8255并行接口芯片如图:、 RESET:复位输入线，当该输入端外于高电平时，所有内部寄存器（包括控制寄存器）均被清除，所有I/O口均被置成输入方式。 PA0PA7:端口A输入输出线，一个8位的数据输出锁存器/缓冲器， 一个8位的数据输入锁存器。 PB0PB7:端口B输入输出线，一个8位的I/O锁存器， 一个8位的输入输出缓冲器。 PC0PC7:端口C输入输出线，一个8位的数据输出锁存器/缓冲器， 一个8位的数据输入缓冲器。端口C可以通过工作方式设定而分成2个4位的端口， 每个4位的端口包含一个4位的锁存器，分别与端口A和端口B配合使用，可作为控制信号输出或状态信号输入端口。CS:片选信号线，当这个输入引脚为低电平时，表示芯片被选中，允许8255与CPU进行通讯。 RD:读信号线，当这个输入引脚为低电平时，允许8255通过数据总线向CPU发送数据或状态信息，即CPU从8255读取信息或数据。 WR:写入信号，当这个输入引脚为低电平时，允许CPU将数据或控制字写8255。 D0D7:三态双向数据总线，8255与CPU数据传送的通道，当CPU 执行输入输出指令时，通过它实现8位数据的读/写操作，控制字和状态信息也通过数据总线传送。A1，A0 8，9 地址总线的最低2位。用于决定断口地址：如A1A0为00，是A口：A1A0 为01，是B口：A1A0为10，是C口：A1A0 是11，是控制字寄存器 D7D0 2734 双向数据总线 PA7PA0 3740 14 A口的8位I/O引脚 PB7PB0 2518 B口的8位I/O引脚 PC7PC0 1013 1714 C口的8位I/O引脚 数据总线缓冲器：是一个8位的双向三态驱动器，用于与单片机的数据总线相连。读/写控制逻辑：根据单片机的地址信息（A1 A0 ）与控制信息（RD WR RESET），控制片内的数据，CPU控制字，外设状态信息的传送。表5 8255的口操作状态A1 A0 输入操作（读） 0 0 0 1 0 A口数据总线 0 1 0 1 0 B口数据总线 1 0 0 1 0 C口数据总线 输出操作（写