电路基础与集成电子技术-148 用中规模集成电路设计时.ppt

第14章触发器和时序逻辑电路2010 03 14 8用中规模集成电路设计时序逻辑电路 14 8 1同步加法计数器计数进制的改变 14 8 2中规模异步计数器的变通使用 14 8 3用移位寄存器设计序列脉冲发生器 14 8 4用中规模移位寄存器设计串行二进制加法电路 第14章触发器和时序逻辑电路2010 03 改变计数器的计数周期主要有两种方法 一是通过清零端的反馈归零法 二是通过预置端的置数法 设计数器原来是N进制 一般来说它的编码是从0开始的一段二进制码 现在要把它改变成M进制 也就是它的编码从0 M 1 且M N 也就是说 从原有编码0开始截取了一段 而丢弃了后面的一段编码 M是用计数器中触发器Q端状态的集合来表示的 我们称为译码位 14 8 1同步加法计数器计数进制的改变 第14章触发器和时序逻辑电路2010 03 对74LS161采用反馈归零法改变计数进制 如图所示 图示电路的状态转换顺序是 0 1 2 3 4 5 6 7 8 9 10 11 0 12 14 8 1 1反馈归零法改变计数进制 1 对异步清零计数器采用反馈归零法改变计数进制 图14 8 1用反馈归零法实现12进制计数 第14章触发器和时序逻辑电路2010 03 0 1 2 3 4 5 6 7 8 9 10 11 0 12 当计数器进入状态1100时 与非门输出低电平 计数器清 0 所以 1100这个状态并不能持久 端是异步清零 它优先级高 与非门输出的低电平即刻产生清零 进入0000状态 也就是说1100和0000合用一个时钟周期 状态1100只持续计数器清零所需那么长的时间 一般远小于状态0000持续的时间 该电路是采用异步清零12进制计数器 第14章触发器和时序逻辑电路2010 03 将上图中计数器换成同步清零的74LS163 电路的态序是0 1 2 3 4 5 6 7 8 9 10 11 12 0成为13进制计数器 因为当达到译码位的状态时 与非门虽然输出低电平 但不能发生清零动作 必须在下一个时钟脉冲来到时 才能发生清零 使计数器复位到0000 2 对同步清零计数器采用反馈归零法改变计数进制 图14 8 2用反馈归零法实现13进制计数 第14章触发器和时序逻辑电路2010 03 由以上分析可以得出结论 当采用异步清零的计数器 用反馈归零法改变计数器进制时 其状态转换顺序是从0 M 1 可构成M进制计数器 当采用同步清零的计数器 用反馈归零法改变计数器进制时 其状态转换顺序是从0 M 可构成M 1进制计数器 异步清零示波器波形图 同步清零示波器波形图 第14章触发器和时序逻辑电路2010 03 1 预置数固定的情况 预置法改变计数进制 也是从原计数器的二进制编码中截取一段 计数器的计数范围是从预置数X到译码位M 显然X M X可以大于0 X也可以等于0 若X 0 则结果与反馈归零法中的同步清零计数器的情况相同 则计数的状态转换顺序是0 M 若X 0 则计数的状态转换顺序是X M 图示电路的状态转换顺序是3 12 相当是余三码 0 1 2 3 4 5 6 7 8 9 10 11 0 12 14 8 1 2预置法改变计数进制 图14 8 5预置法改变计数周期 预置数固定 第14章触发器和时序逻辑电路2010 03 2 预置数可变的情况 下图是预置数可变的情况 输入数据A 0 B 0 C 1是固定的 D QD是可变的 计数器的编码将在计数和预置二个工作状态之间不断转换 计数时 计数器状态的变化是连续的 预置时 计数器将跳过若干个状态 图14 8 6预置法改变计数周期 预置数可变 第14章触发器和时序逻辑电路2010 03 状态转换表 表14 24 续表14 24 第14章触发器和时序逻辑电路2010 03 状态转换图 电路的完整状态转换图 电路的示波器波形图 图14 8 7图14 8 4电路的完整状态转换图 第14章触发器和时序逻辑电路2010 03 由于74LS90等没有预置端 所以只能通过清零端改变计数器的进制 基本原理与同步计数器通过清零方式改变计数器进制相同 因为74LS90等的清零是异步方式 没有同步清零 所以可以采用译码反馈的方法去改变计数进制 14 8 2中规模异步计数器的变通使用 第14章触发器和时序逻辑电路2010 03 例1 图示为用74LS90改变为N 6的异步计数器的接线图 QA接CPB S9 1 或S9 2 接 0 R0 1 R0 2 QBQC 14 8 2 1集成异步加法计数器改变计数进制 图14 8 8六进制计数器 第14章触发器和时序逻辑电路2010 03 因为R0 1 R0 2 接译码逻辑门的输出 所以当计数器计数到0110时 译码门输出 1 计数器异步清零 所以0110这个状态不在计数时序之内 计数器的时序0 5 是N 6进制计数器 第14章触发器和时序逻辑电路2010 03 例2 由74LS93构成的十二进制计数器 译码逻辑为R0 1 R0 2 QDQC计数器的态序为0 11 图14 8 9十二进制计数器 第14章触发器和时序逻辑电路2010 03 该电路的波形图如图所示 波形图中从上到下依次为CP QA QB QC QD 在QC波形中有一个窄的尖峰 是 QDQCQBQA 从1011 1100时 发生清零 QC的状态0 1 0 所以出现尖峰 第14章触发器和时序逻辑电路2010 03 通过集成异步计数器实现计数进制的改变 有时会出现清零不可靠的问题 这是译码门输出高电平后 计数器立刻开始清零 但是由于需要把四个触发器清零 在时间上会有一些差异 并且只要清掉了译码门输入端任何一个逻辑变量 使之为0 译码门的输出就会变为低电平0 使清零作用丧失 为了解决这个问题 必须保持译码门输出的清零电平 直至清零完成 使用有记忆功能的触发器 例如最简单基本RS触发器 就可以解决这一问题 14 8 2 2提高清零的可靠性 第14章触发器和时序逻辑电路2010 03 译码门的输出加到基本RS触发器的置 1 端 使Q 1 强迫计数器清零 直至全部触发器完成清零 同时在电路中增加了一个反相器 以保证在时钟的上升沿来到时 对基本RS触发器置 0 令计数器可以正常计数 第14章触发器和时序逻辑电路2010 03 由于基本RS触发器的作用 这个计数器的译码位的状态应该计入计数器的工作时序 即0 11 是十二进制计数器 第14章触发器和时序逻辑电路2010 03 14 8 3用移位寄存器设计序列脉冲发生器 移位寄存器在数字电路中 除了大量应用于数码的寄存和经常执行的移位操作外 构成多种移位寄存器型计数器 用于序列脉冲发生器中是它的另一种重要应用 用移位寄存器构成计数器的一般框图见图14 8 12 图14 8 12移位寄存器型计数器方框图 第14章触发器和时序逻辑电路2010 03 由74LS175构成的4位环形计数器如图14 8 13所示 它包括4个D触发器 反馈逻辑分两种情况 通过开关S转换 一是移位寄存器的串入端D3直接接Q0 二是通过一个与非门接到移位寄存器的串行输入端 即触发器F3的数据输入端D3 当开关S位于触点1和触点2时 反馈逻辑分别是 图14 8 134位环形计数器 第14章触发器和时序逻辑电路2010 03 由电路结构可知 移位寄存器中的数据在时钟作用下依次向低位移动 而串行输入端由反馈逻辑式F1 Q0确定 设计数器的初态为 Q3Q2Q1Q0 1000 四位环形计数器的状态转换表见表14 25 它的状态转换图见图14 8 14 图14 8 14状态转换图 图14 8 14是以1000为初始状态画出的 如果移位寄存器中的初态不同 就会有多个不同的循环时序 第14章触发器和时序逻辑电路2010 03 图14 8 134位环形计数器 图14 8 13当开关位于触点1时 电路有多个循环时序 如果计数器通电后 电路的状态不在工作时序内 电路的转换态序就不符合设计要求 为此需要使电路能够自动进入工作时序 图14 8 13当开关位于触点2时就可以自动进入有效的工作时序 电路能够自动进入工作时序这一功能称为自启动 开关位于触点2时 反馈逻辑的意图是使电路状态向只有一个 1 的方向转化 当 Q3Q2Q1 000时 Q3Q2Q1 111 时钟来到后 1 将进入触发器F3 电路就进入1000状态 图14 8 15是4位环形计数器自启动的状态转换图 第14章触发器和时序逻辑电路2010 03 图14 8 154位环形计数器的完整状态转换图 图14 8 164位环形的计数器输出的序列脉冲波形 第14章触发器和时序逻辑电路2010 03 14 8 4用中规模移位寄存器设计串行二进制加法电路 对于多位二进制码的相加 可以采用图13 2 9所示的4位全加器的级联方式进行 位数越多占用的硬件资源越多 采用二进制串行加法器 则比较节省硬件 而且可以实现多个多位二进制数的连续相加 图14 8 17的电路是一种能对两个或两个以上的n位二进制数串行相加的电路 它主要由一个全加器 一个进位寄存器及两个左移移位寄存器组成 一个移位寄存器存放加数 另一个存放被加数和运算过程中产生的和 称为累加器 D触发器称为进位寄存器 可暂时保留进位信号 与高一位加数求和 图14 8 17串行累加型二进制加法电路 第14章触发器和时序逻辑电路2010 03 串行加法是指两个二进制数相加的过程是从低位至高位逐位进行 每次加一位 依次进行直至最高位 例如对第i位进行运算 得到第i位全加后的和数Si及进位数Ci 但Ci是作为低位的进位 要晚半个时钟节拍才加到全加器上 然后Ci和第i 1位的Ai 1 Bi 1相加 以保证全加的正确性 所以 作为进位寄存器的D触发器要采用下降沿动作的触发器 在相加之前 将被加数B和加数A分别存入累加器和加数移位寄存器中 同时将进位寄存器置 0 加法开始时 加法控制端X接 1 打开时钟控制门G 相加运算便按照时钟脉冲CP的节拍一位一位地逐次相加 第一个CP到来前 全加器输入数为 第14章触发器和时序逻辑电路2010 03 Ai B0 Bi A0 Ci 1 C0 1 0 相加得到 S0 A0 B0 C0 1 A0 B0 0 A0 B0C0 A0B0 在第一个CP上升沿的作用下 移位寄存器中的加数和被加数都向低位移动了一位 其和S0存入累加器最高位刚刚空出的一个寄存单元中 进位C0在CP的下降沿来到时 被暂时寄存到进位寄存器中 Q C0 可见在第二个CP作用前 全加器的输入数为 Ai B1 Bi A1 Ci 1 C0 而相加结果为 第14章触发器和时序