RS232串口发送电路的设计.doc

RS232串口发送电路的设计编辑：Dz3w.Com 文章来源：网络我们无意侵犯您的权益,如有侵犯请联系我们 3.2 发送电路的设计根据采用的帧格式,需要发送的数据为10位(1位开始位、8位数据位、1位停止位)，在发送完这10位后，就应该停止发送，并使发送端电平处于逻辑1，然后等候下次的发送。下面是实现上述功能的VHDL源程序：library ieee;use ieee.std_logic_1164.all;entity Com isport(clk,en:in std_logic;Send_data:in std_logic_vector(9 downto 0);serial:out std_logic);end com;architecture com_arc of com isbeginprocess(clk)variable count:integer range 0 to 9 :=0;beginif en=0 thencount:=0;serial=1;elsif rising_edge(clk) thenif count=9 thenserial=Send_data(9);elseserial=Send_data(count);count:=count+1;end if;end if;end process;end com_arc;其中，Send_data(0 to 9)表示需要发送的数据帧，发送时，开始位Send_data(0)必须为逻辑0，停止位Send_data(9)必须为逻辑1，否者与硬件电路连接的设备接收到的数据会出现错误。在发送每一帧之前，首先给输入端en一个低电平脉冲，让电路复位(count置0)，然后开始发送。变量count 在进程中用来记录发送的数据数目，当数据帧发送完后，发送端就一直发送停止位(逻辑1)。3.3 时序仿真选EDA 工具，对VHDL源程序编译。用的是 Altera公司的MAX+plus II 9.3 Baseline，这个工具支持VHDL的编译、仿真。图2是编译后的仿真结果，其中，Clk为频率9600Hz的时钟，Send_data0为开始位， Send_data8.0为数据位， Send_data9为停止位。结果显示，输出完全是按数据帧格式发送的。4 串行接收电路的设计接收电路比发送电路要复杂，接收电路要时实检测起始位的到来，一旦检测到起始位到，就要将这一帧数据接收下来。为提高接收的准确性，减少误码率，每一位数据都用3倍频的波特率对数据进行采样（如图3所示），然后对3次采样结果进行判决：如果3次采样中至少有2次为高电平，则接收这一位数据被判决为高电平，否者，为低电平。4.1 波特率发生器和采样时钟的设计为完成3次采样，除了频率为9600Hz的接收时钟外，还要有一个3倍频的采样时钟。下面是实现上述功能的VHDL源程序：library ieee;use ieee.std_logic_1164.all;entity count625 isport(clk,en:in std_logic; Clock1,Clock3:out std_logic);end count625;architecture count625_arc of count625 isbeginprocess(clk,en)variable count:integer range 0 to 625 :=0;beginif en=0 thenNUll;elsif (rising_edge(clk) thencount:=count+1;if count=625 thenClock1=1; count:=0;elseClock1=0;end if;if (count=100 or count=300 or count=500 ) thenClock3=1;elseClock3=0;end if;end if;end