D 触发器.docx

简介 边沿D 触发器 电平触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。 英文全称为data flip-flop或delay flip-flop。 电路结构 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。 编辑本段工作原理SD 和RD 接至基本RS 触发器的输入端，它们分别是预置和清零端，低电平有效。当/SD=1且/RD=0时,不论输入端D为何种状态，都会使Q=0，Q非=1，即触发器置0；当/SD=0且/RD=1时，Q=1，Q非=0，触发器置1,SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。工作过程如下： 1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5非=D非。 D触发器原理2.当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5非=D非，Q4=Q6非=D。由基本RS触发器的逻辑功能可知，Q=Q3非=D。 3.触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此，该触发器常称为维持-阻塞触发器。总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。功能描述 编辑本段特征1.特征表 2.特征方程 Qn+1=D 3.时序图 波形图(CP,D,Q)编辑本段脉冲特性1.建立时间:由图7.8.4维持阻塞触发器的电路可见,由于CP信号是加到门G3和G4上的,因而在CP上升沿到达之前门G5和G6输出端的状态必须稳定地建立起来。输入信号到达D端以后，要经过一级门电路的传输延迟时间G5的输出状态才能建立起来,而G6的输出状态需要经过两级门电路的传输延迟时间才能建立,因此D端的输入信号必须先于CP的上升沿到达，而且建立时间应满足： tset2tpd。 2.保持时间：由图7.8.1可知，为实现边沿触发,应保证CP=1期间门G5的输出状态不变,不受D端状态变化的影响。为此，在D=0的情况下，当CP上升沿到达以后还要等门G3输出的低电平返回到门G5的输入端以后,D端的低电平才允许改变。因此输入低电平信号的保持时间为tHLtpd。在 D=1的情况下，由于CP上升沿到达后G4的输出将G3封锁，所以不要求输入信号继续保持不变,故输入高电平信号的保持时间tHH=0。 3.传输延迟时间：由图7.8.3不难推算出，从CP上升沿到达时开始计算,输出由高电平变为低电平的传输延迟时间tPHL和由低电平变为高电平的传输延迟时间tPLH分别是:tPHL=3tpd tPLH=2tpd D触发器4.最高时钟频率：为保证由门G1G4组成的同步RS触发器能可靠地翻转，CP高电平的持续时间应大于 tPHL,所以时钟信号高电平的宽度tWH应大于tPHL。而为了在下一个CP上升沿到达之前确保门G5和G6新的输出电平得以稳定地建立，CP低电平的持续时间不应小于门G4的传输延迟时间和tset之和，即时钟信号低电平的宽度tWLtset+tpd，因此得到: 最后说明一点，在实际集成触发器中，每个门传输时间是不同的，并且作了不同形式的简化，因此上面讨论的结果只是一些定性的物理概念。其真实参数由实验测定。 z 在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。 D触发器z 建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法布出高质量的时钟树，那么无论如何调整时钟频率也无法达到要求，只有对所设计系统作较大改动才有可能正常工作，导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。在可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足的。单稳态电路只有一个稳定状态，触发翻转后经过一段时间会回到原来的稳定状态，一般作固定脉冲宽度整形。 双稳态电路有两个稳定状态，一个输出端和两个输入端（“+”、“”端各一个），当输入端的“+”端有触发信号时，输出端不管原来是什么状态，都会立即变为高电平，且一直稳定地输出高电平。如果当输入端的“”端有触发信号时，输出端不管原来是什么状态，都会立即变为低电平，且一直稳定地输出低电平。触发翻转后会一直保持，有记忆效用，一般作存储器或计数器。 我们知道，数字电路的信号只有两种状态：逻辑低或逻辑高，即通常所说的0状态或1状态、0电平或1电平。 单稳电路指的是该电路的输出信号只能在一种状态（逻辑高或低）下是稳定的，而当电路的输出处在另一种状态下时不能稳定的保持住，会自动的回到稳定的状态。 当然，双稳电路就是说电路的输出信号在两种状态下（0或1）都可以稳定的存在。 单稳电路的应用是十分广泛的，一般用来产生一定时间宽度的（正或负）脉冲信号。 单稳（电路）触发器同“RS触发器”、“JK触发器”、“D触发器”等（后几种为双稳态的触发器）构成数字电路中基本的触发器类型，单稳电路也是数字电路中的基本电路。 注：在看数字电路的资料时，有时看到“三态”的字样，三态指的是除了前面说的逻辑状态0、逻辑状态1以外，还有称为“高阻态”的第三种的状态。“高阻态”指（信号）线呈高阻抗状态，就象信号线“断开”一样。“高阻态”应理解为“电路”的一种状态而不是“信号”的一种状态（数字信号只有0或1）。1.单稳态触发器只有一个稳定状态，一个暂稳态。 2.在外加脉冲的作用下，单稳态触发器可以从一个稳定状态翻转到一个暂稳态。 3.由于电路中RC延时环节的作用，该暂态维持一段时间又回到原来的稳态，暂稳态维持的时间取决于RC的参数值。 编辑本段电路组成 如图6-7所示，其中R、C为单稳态触发器的定时元件，它们的连接点Vc与定时器的阀值输入端（6脚）及输出端Vo（7脚）相连。单稳态触发器输出脉冲宽度tpo=1.1RC。 Ri、Ci构成输入回路的微分环节，用以使输入信号Vi的负脉冲宽度tpi限制在允许的范围内，一般tpi5RiCi，通过微分环节，可使Vi的尖脉冲宽度小于单稳态触发器的输出脉冲宽度tpo。若输入信号的负脉冲宽度tpi本来就小于tpo，则微分环节可省略。 定时器复位输入端（4脚）接高电平，控制输入端Vm通过0.01uF接地，定时器输出端Vo（3脚）作为单稳态触发器的单稳信号输出端。 编辑本段工作原理当输入Vi保持高电平时，Ci相当于断开。输入Vi由于Ri的存在而为高电平Vcc。此时，若定时器原始状态为0，则集电极输出（7脚）导通接地，使电容C放电、Vc=0，即输入6脚的信号低于2/3Vcc，此时定时器维持0不变。 若定时器原始状态为1，则集电极输出（7脚）对地断开，Vcc经R向C充电，使Vc电位升高，待Vc值高于2/3Vcc时，定时器翻转为0态。 结论：单稳态触发器正常工作时，若未加输入负脉冲，即Vi保持高电平，则单稳态触发器的输出Vo一定是低电平。 单稳态触发器的工作过程分为下面三个阶段来分析，图6-8为其工作波形图： 触发翻转阶段： 输入负脉冲Vi到来时，下降沿经RiCi微分环节在Vi端产生下跳负向尖脉冲，其值低于负向阀值（1/3Vcc）。由于稳态时Vc低于正向阀值（2/3Vcc），固定时器翻转为1，输出Vo为高电平，集电极输出对地断开，此时单稳态触发器进入暂稳状态。 暂态维持阶段： 由于集电极开路输出端（7脚）对地断开，Vcc通过R向C充电，Vc按指数规律上升并趋向于Vcc。从暂稳态开始到Vc值到达正向阀值（2/3Vcc）之前的这段时间就是暂态维持时间tpo 。 返回恢复阶段： 当C充电使Vc值高于正向阀值(2/3Vcc）时，由于Vi端负向尖脉冲已消失 ，Vi值高于负向阀值（1/3Vcc），定时器翻转为0，输出低电平，集电极输出端（7脚）对地导通，暂态阶段结束。C通过7脚放电，使Vc值低于正向阀值（2/3Vcc），使单稳态触发器恢复稳态。 编辑本段单稳态触发器应用举例利用单稳态触发器的特性可以实现脉冲整形，脉冲定时等功能。 1.脉冲整形 利用单稳态触发器能产生一定宽度的脉冲这一特性，可以将过窄或过宽的输入脉冲整形成固定宽度的脉冲输出。 如图6-9所示的不规则输入波形，经单稳态触发器处理后，便可得到固定宽度、固定幅度，且上升、下降沿陡峭的规整矩形波输出。 2.脉冲定时： 若将单稳态触发器的输出Vo接至与门的一个输入脚，与门的另一个输入脚输入高频脉冲序列Vf。单稳态触发器在输入负向窄脉冲到来时开始翻转，与门开启，允许高频脉冲序列通过与门从其输出端VAND输出。经过tpo定时时间后，单稳态触发器恢复稳态，与门关闭，禁止高频脉冲序列输出。由此实现了高频脉冲序列的定时选通功能。窄脉冲小信号运算放大电路的设计与实现Time:2012-02-08 14:18:44Author:Source:中电网分享到： 运算放大器是具有很高放大倍数的电路单元。在实际电路中，通常结合反馈网络共同组成某种功能模块。由于早期应用于模拟计算机中，用以实现数学运算，故得名运算放大器.运放是一个从功能的角度命名的电路单元，可以由分立的器件实现，也可以实现在半导体芯片当中。随着半导体技术的发展，大部分的运放是以单芯片的形式存在。运放的种类繁多，广泛应用于电子行业中。文中介绍的就是一种以三个芯片级联而成的差分运算放大器，该运放能实现窄脉冲小信号放大，脉冲的上升沿可以达到50ns.1 设计目的根据项目需要，本次设计的差分运算放大器是用于放大检波器输出的信号的，由于接收机接受的信号是小信号脉冲调制，因此设计的运放必要能够放大小信号窄脉冲。因为在小信号情况下，检波器输出为毫伏级别，而指标要求输出在-2+2V之间，所以设计的差分放大电路放大倍数约100倍。2 设计思路由于此次设计的运放是为了放大脉冲信号的，所以必须要考虑脉冲信号上升沿的问题，如果上升沿时间太大会导致脉冲信号的失真，因此设计的最初就是要限定脉冲信号上升沿时间T50ns.由于脉冲信号的带宽和上升沿存在如下关系：FT=3.5（F表示带宽），可知上升沿时间越小，带宽就越大，当上升沿时间T=50ns时。带宽就要达到70MHz.因为运放的带宽和增益成反比，如果只使用一级运放，在达到要求带宽的同时增益就达不到要求的100,因此本次设计的运放采用两级放大结构，每级放大10倍。3 相关电路从以上分析可知本次运放电路采用两级结构。第一级首先对基带信号进行差分放大，芯片选择AD公司的ADA4817-1和ADA4817-2,第一级放大电路如图1所示。第一级放大所用的芯片ADA4817-1（单通道）和ADA4817-2 （双通道）FastFET放大器是单位增益稳定、超高速电压反馈型放大器，具有FET输入。这些放大器采用ADI公司专有的超高速互补双极型（XFCB）工艺，这一工艺可使放大器实现高速和超低的噪声（4nV/Hz;2.5 fA/Hz）以及极高的输入阻抗。将第一级输出的信号进行二次放大，第二级放大选择AD公司的AD8009芯片。图2所示是第二级放大电路。第二级放大所用的芯片AD8009是一款超高速电流反馈型放大器，压摆率达到惊人的5 500 V/s,上升时间仅为545ps,因而非常适合用作脉冲放大器。此外为了防止自激，在两级放大的中间连接了一