数字系统与逻辑设计讲义第5章 时序逻辑电路的分析和设计.doc

第5章 时序逻辑电路的分析和设计l 本章教学目的与要求熟练掌握时序逻辑电路的概念、电路构成与组合电路的区别、分类；熟练掌握同步时序逻辑电路的分析方法；熟练掌握同步时序逻辑电路的设计方法；了解异步时序逻辑电路的分析方法。l 本章重点1、基本概念正确掌握：时序电路、同步、异步、现态、次态、驱动方程、状态方程、状态转换真值表、状态图、时序图、自启动；2、同步时序逻辑电路的分析方法；3、同步时序逻辑电路的设计方法；l 本章难点1、同步时序逻辑电路的分析方法；2、同步时序逻辑电路的设计方法； 3、原始状态图的导出方法和状态化简方法（直接观察法和隐含表法）。l 教学方法本章主要讲述了时序逻辑电路的概念、电路构成与组合电路的区别、分类；同步时序逻辑电路的分析方法；同步时序逻辑电路的设计方法，包括原始状态图的导出方法和状态化简方法（直接观察法和隐含表法）；异步时序逻辑电路的分析方法。共需8课时。本章采用讲授为主，自学为辅的教学方法。对重点内容，课堂上要讲解透彻，课下布置一定的作业，使学生加深对内容的理解并牢固掌握；对难点内容，通过讲例题加以分析，深入浅出，举一反三，理论联系实际，使学生能学会学懂，为以后进一步学习打下基础。l 授课内容5.1时序逻辑电路概述5.1.1时序逻辑电路的结构及特点为了便于大家理解时序电路的结构和特点，我们先回顾一下组合逻辑电路的结构和特点。组合逻辑电路是由门电路构成的网络，可以用图5.1所示的结构模型来表示。图中，x1，x2，xn，为某一时刻的输入，Z1，Z2，Zm，为该时刻的输出。图5.1组合和时序逻辑电路结构模型显然，组合逻辑电路的逻辑关系可用下列输出函数集来描述：Zi=fi（x1，x2，xn），i=1，2，m由此可见，组合逻辑电路的特点是电路在任何时刻的输出只与该时刻的输入有关，而与该时刻以前的输入输出无关。时序电路从总体上看，它是由组合逻辑电路和存储单元两部分构成。其基本结构可以用图5.1所示的结构模型来表示。对如图所示组合电路而言，它包含两路输入和两路输出，即外部输入x1，x2，xn；内部输入Q1，Q2，Qr；外部输出Z1，Z2，Zm和内部输出y1，y2，yk。它们之间的逻辑关系可表示为：Z=f1（x，Qn）输出方程Y=f2（x，Qn）驱动方程Qn+1= f3（y，Qn） 状态方程5.1.2时序逻辑电路的分类时序逻辑电路按照CP脉冲的连接方式可分为同步时序逻辑电路和异步时序逻辑电路；按输出变量是否和输入变量直接相关可分为米里型（Mealy）和摩尔型（Moore）电路两类。5.1.3时序逻辑电路功能的描述方法1）逻辑方程式根据时序电路的结构图，写出了时序电路的输出方程、驱动方程和状态方程。2）状态表反映时序电路的输出Z、次态Qn+1和输入X、现态Qn间对应取值关系的表格叫做状态表。对触发器而言就是特性表。3）状态图反映时序电路状态转换规律及相应输入、输出取值情况的几何图形叫做状态图。4）时序图时序图又叫时序电路的工作波形图。它用波形图的形式，直观地表达了输入、输出信号、电路状态等的取值在时间上的对应关系。5.2 时序逻辑电路的一般分析方法分析含义：根据时序电路结构，找出该时序电路在输入信号以及时钟信号作用下，存储电路状态变化规律及电路的输出，从而了解该时序电路所完成的逻辑功能。5.2.1分析时序逻辑电路的一般步骤分析时序逻辑电路时一般包括以下四个步骤：1、根据给定的时序逻辑电路图的触发脉冲，判定此电路为同步还是异步时序。如果为异步时序电路，则写出各触发器的触发脉冲逻辑表达式。如果为同步时序电路，因为各触发器接的是同一个触发脉冲，则其触发脉冲逻辑表达式可以不写。2、根据给定的时序逻辑电路图写出时序电路的下列三个逻辑表达式：（1）时序电路的输出方程；（2）时序电路的驱动方程；（3）将驱动方程代入相应的触发器的特性方程，求出各触发器的状态方程。3、根据时序逻辑电路的输出方程和状态方程，列写出该时序电路的状态表，画出状态转换图和时序图。4、用文字描述该时序电路的逻辑功能。5.2.2 同步时序电路分析举例例：试分析图所示时序电路。要求列出电路的状态转换表和状态转换图，并示意性画出时序图，说明电路的逻辑功能。在输入序列X（t）=010110011101010的作用下，画出相应输出序列Z（t）的波形。解：分析过程如下：（1）根据给定电路图的触发脉冲连接形式，判定此电路为D触发器的同步时序电路。各触发器在CP脉冲的下降沿触发。（2）写出时序电路的下列三个逻辑表达式： 输出方程 驱动方程 将驱动方程代入相应的D触发器的特性方程，求出各触发器的次态方程为： （3）列写状态表，画状态转换图和时序图 根据输出方程和D触发器的次态方程便可列出题示电路的状态表，如表所示。Q1n Q0nQ1n+1 Q0n+1/ZX=0X=10 O0 11 01 100/000/000/100/001/010/010/001/0 由状态表，可以清楚的看出，电路的原状态Si= Q1n Q0n，在输入X为0或1的作用下，次态Q1n+1 Q0n+1和Z将为何值。很容易画出相应的状态转换图，如图5.2所示。 设电路的初始状态为Qn1 Qn0=00，根据状态表和状态图，可画出在一系列脉冲和题中规定输入X的作用下，此例电路的时序图，如图5.2所示。图5.2 状态转换图和时序图（4）逻辑功能分析由上述状态图和时序图可以看出，此电路是序列110检测器，且无孤立状态。当电路输出Z=1时意味着电路已输入X为110子序列。由图5.2可以看出，电路检测到了题中输入X中含有两个110子序列。总结：分析步骤1步骤： 写方程（驱动、输出）； 求状态方程； 计算状态转移表，画状态转移图； 画出工作波形（可选）； 总结逻辑功能。 2有效状态、偏离状态、状态图组成、自启动概念3. 注意三点：一是状态转换是由现态到次态，不是现态到现态，或次态到次态；二是输出是现态的函数，不是次态的函数；三是画时序图时，只有当时钟脉冲到来时，相应触发器才会更新状态。5.2.3 异步时序电路分析举例 例: 异步时序电路如图所示，试分析其功能解:由电路可知CP1=CP3=CP, CP2=Q1, 因此该电路为异步时序电路。 各触发器的激励方程、次态方程和时钟方程为： 由于各触发器仅在其时钟脉冲的下降沿动作，其余时刻均处于保持状态，故在列电路的状态真值表时必须注意。(1) 当现态为000时，代入Q1和Q3的次态方程中，可知在CP作用下Q1n+1=1，Q3n+1=0 ，由于此时CP2=Q1，Q1由 01 产生一个上升沿，用符号表示，故Q2处于保持状态，即Q2n+1=Q2n=0。 其次态为 001(2) 当现态为001时，Q1n+1=0，Q3n+1=0，此时Q1由10产生一个下降沿，用符号表示，且Q2n+1=Q2n故Q2将由 01，其次态为 010。依此类推，得其状态真值表如表所示。根据状态真值表可画出状态迁移图， 由此可看出该电路是异步五进制递增计数器， 且具有自启动能力。根据状态真值表可画出状态迁移图， 由此可看出该电路是异步五进制递增计数器， 且具有自启动能力。 5.3同步时序逻辑电路的设计方法大致步骤如下： (1) 在设计任务的描述中，理出待设计电路的输人、输出及状态诸变量，以及它们之间的直接因果关系。这一步是最基本的，也是最重要的，对设计任务的逻辑要求，能正确理解，全面考虑，是设计成功的基本保证。 (2) 建立状态转换图和状态转换表。一开始形成的可能是原始状态图和状态表，因为其中可能含有多余的等效(价)状态，经观察和比较后，消去多余或等价状态，便可获得简化的状态图和状态表。简化后的状态，可以用文字或十进数来命名，视方便而行。(3) 状态分配，即给每个状态赋以二进制代码。若电路简化后的状态总数为M，则二进码的位数N应满足2N-1M2N其实，N就是存储电路中最少采用的触发器个数。实践表明，合适的分配方案，可使设计出的电路简单，但这往往是靠经验或试探比较后才能确定的。(4) 选定触发器类型，并导出激励方程。触发器的类型，可按实际情况用现成或指定的，这样它们的激励方程便可直接从状态表，或经状态卡诺图和激励卡诺图后得出；若类型允许自由选择，则也应以最终电路简单为原则。与此同时，还需导出输出函数的表达式。(5) 由激励函数及输出函数，就可画出电路图。这时，如需用辅助的门电路，则应尽可能减少品种和连线，并应注意到信号间传输时延的均衡以及驱动能力和电平接口问题。(6) 最后，电路若留有未定义状态，则应检查其孤立性和自启动特性，并对已设计的电路作出应有的评价。5.3.1导出原始状态图和状态表状态定义法: 状态定义法的基本思路是，认真分析电路要实现的功能，定义输入、输出变量和用来记忆输入历史的若干状态，然后分别以这些状态为现态，在不同的输入条件下确定电路的次态和输出，由此得到电路的原始状态图或状态表。这种设计方法称为状态定义法，定义状态的原则是“宁多勿缺”，使原始状态图或状态表全面、准确地体现设计要求的逻辑功能。多余的状态可以在状态化简时消除。 例：导出“1111”序列检测器的原始状态图和状态表。当连续输入四个或四个以上的1时， 电路输出为1； 其它情况下电路输出为0。 解：对题意进行分析，此处“1111”序列检测器的功能是：对输入X逐位进行检测，若输入序列中出现“1111”，则最后一个1输入时，输出Z为1；若随后的输入仍为1，输出继续为1。其它情况下，输出Z为0。 显然，该序列检测器应该记住收到X中连续的1的个数，因此可以定义以下状态：状态S0： 表示未收到1，已收到的输入码是0。 状态S1： 表示已收到一个1。 状态S2： 表示已收到两个连续的1，即已收到11。 状态S3： 表示已收到三个连续的1，即已收到111。 状态S4： 表示已连续收到四个或四个以上的1。 分别以S0S4为现态， 按照功能要求确定在不同输入条件下的输出和次态，即可得到完整的原始状态图，如图5.3所示,所对应的原始状态表如图5.4所示。 图5.3上例所对应的原始状态图 图5.4上例所对应的原始状态表5.3.2状态化简一般情况下原始状态图或原始状态表都存在多余状态，因此必须进行状态化简，消除多余状态。 状态化简是建立在状态等价概念的基础上的。设Si 和Sj是原始状态图或状态表的两个状态，如果在任意一个输入序列作用下以Si为初始状态产生的输出序列，与同一个输入序列作用下以Sj为初始状态产生的输出序列完全相同，那么就称状态Si和状态Sj相互等价，记作SiSj。相互等价的两个或多个状态可以合并为一个状态。 对于完全确定的状态表，有观察法和隐含表法两种状态化简方法。 1、观察化简法将原始状态表中的状态与等价状态的定义进行比较，从中找出等价状态的化简方法称为观察化简法，也称为合并条件化简法。 但前面的状态等价定义不便使用，通常是按照下面的变通条件来判断两个状态是否等价的。 如果在所有输入条件下，两个状态对应的输出相同，且对应的次态满足下列条件之一，则这两个状态相互等价： 次态相同； 维持现态或次态交错变化； 次态互为隐含条件。 次态交错是指状态Si的次态是Sj，状态Sj的次态是Si。次态互为隐含条件是指状态S1和S2等价的前提条件是状态S3和S4等价，而S3和S4等价的前提条件又是状态S1和S2等价，此时，S1和S2等价， S3和S4也等价。 相互等价的状态的集合称为等价类，全体等价状态的集合称为最大等价类。等价类可以用括号表示，例如S1和S2是等价状态，即S1S2，等价类记为（S1,S2）。一个等价类中的所有状态可以合并为1个状态，记为（S1,S2）=（S1）。 等价状态具有传递性, 即如果S1S2、S2S3，则有S1S2S3，即S1、S2、S3相互等价，最大等价类记为（S1,S2,S3）。 观察化简法就是要找出原始状态表中所有的最大等价类，将每个最大等价类合并为1个状态，就可得到最简状态表。 使用观察化简法化简原始状态表时要注意，一些有去无回的状态可能并不符合上述等价条件，但也应该将其删除，因为它们并无实质意义，一般属于多余状态。2、隐含表化简法隐含表化简法的基本过程如下： 按照“缺头少尾”的结构画出阶梯形隐含表。隐含表竖缺头，从第二个状态开始排；横少尾，不排最后一个状态。 对原始状态表中的状态从头至尾进行两两比较，并将比较结果填入隐含表中对应的方格。明显等价的两个状态对应方格内填入“”，明显不等价的两个状态对应方格内填入“”， 有可能等价的两个状态对应方格内填入等价的“隐含条件”。检查隐含条件是否满足。具体方法是，利用已知的不等价状态（“”）去找出隐含的不等价状态（新“”）， 然后再利用这些新的不等价状态（新“”）去进一步寻找新的不等价状态， 依此进行，直到不能扩大为止。求出全部的最大等价类，进行状态合并， 列出最简状态表。隐含表方格内无“”的状态对都是等价状态，可以进行状态合并；隐含表方格内有“”的状态对都不是等价状态，不能进行状态合并。例: 用隐含表化简法化简下表所示的原始状态表。 解:首先画出“缺头少尾”的阶梯形结构隐含表,如图5.5(a)所示。竖缺头，从B状态开始排；横少尾，不排H状态。 隐含表的这种阶梯形结构和“缺头少尾”的状态排列方式可以保证原始状态表中的状态能够全部进行两两比较，做到既没有遗漏也没有重复。然后按隐含表中状态的排列顺序，对原始状态表中的状态从头至尾进行两两比较，并将比较结果填入对应方格。 明显等价的两个状态对应方格内填入“”，明显不等价的两个状态对应方格内填入“”， 有可能等价的两个状态对应方格内填入等价的“隐含条件”，如图5.5(b)所示。以状态A和其它状态比较为例来说明比较和填表过程（隐含表第1列）。 A和B、C比较， 输出不同，明显不等价， 对应的方格内填入“”； A和D比较， 输出相同，可能等价，隐含条件是B和D等价及A和F等价， 将BD、 AF填入对应的方格；A和E比较，输出不同，明显不等价， 对应的方格内填入“”； A和F比较， 输出相同，次态或相同，或维持，或交错变化，明显等价，对应方格内填入“”（如看不出来，也可在方格内填入隐含条件AF）；A和G比较，输出相同， 可能等价， 隐含条件是D和G等价及A和F等价，将DG、AF填入对应的方格； A和H比较，输出不同，明显不等价，对应的方格内填入“”。图5.5 此例隐含表化简过程 (a) 隐含结构； (b) 填隐含表；接下来检查隐含条件。第一轮检查，因B、D不等价，所以以BD为等价条件的A和D、D和F不等价，对应的方格内隐含条件BD旁画“”(第一轮检查出来的不等价用“”表示，以与填表时的不等价记号“”区别)；因B、G不等价，所以以BG为等价条件的D和G不等价，对应的方格内隐含条件BG旁画“”。 第一轮检查过后， 隐含表如图5.5(c)所示。图5.5 此例隐含表化简过程 (c) 第一轮检查隐含条件； (d) 第二轮检查隐含条件第二轮检查，因D、F不等价，所以以DF为等价条件的B和E、C和E、 E和H不等价， 对应的方格内隐含条件DF旁画“” (第二轮检查出来的不等价用表示，以与填表时的不等价记号“”和第一轮检查出来的不等价记号“”区别)； 因D、G不等价，所以以DG为等价条件的A和G、F和G不等价，对应的方格内隐含条件DG旁画。第二轮检查过后，再也不能找到新的不等价状态，隐含条件检查结束。表 此例的最简状态表5.3.3同步时序逻辑电路设计举例例:智能机器人能够识别并绕开障碍物，在充斥着障碍物的环境里自由行走。它的前端有一个接触传感器，当遇到障