24计算机原理与微机06.ppt

微型机原理与应用 信息工程大学电子技术学院401教研室 信息工程大学电子技术学院401教研室 第二章80X86微处理器的结构 2 18086微处理器的内部结构2 28086的引脚及功能2 38086系统组成及时序2 4高性能微处理器 信息工程大学电子技术学院401教研室 2 4高性能微处理器 主要内容80486微处理器Pentium微处理器 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器32位微处理器采用了RISC技术内部集成了协处理器 8KB指令 数据Cache 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 内部结构 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 内部结构总线接口部件高速缓存部件指令预取部件指令译码部件控制部件算术逻辑运算部件浮点运算部件分段部件分页部件 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 内部结构总线接口部件负责微处理器的内部单元与外部数据总线之间的信息交换 如取指令 数据传送等 并产生相应的总线周期控制信号 在内部 它通过3个32位内部总线与指令预取部件和高速缓存部件相互通信 在外部 它负责微处理器的内部单元与外部数据总线之间的信息交换 并产生总线周期的各种控制信号 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 内部结构高速缓存部件容量 8KB指令和数据混合存放 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 内部结构指令预取部件负责从高速缓存中取出指令并放入指令队列 使其它部件无需等待地从队列中取出指令处理 容量 32字节 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 内部结构指令译码部件从指令预取队列中取出指令进行译码 并转换成指令的微程序入口地址和指令寻址信息 存放在译码器的队列中 直到控制器部件把它们取走为止 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 内部结构控制器部件负责从指令译码器队列中取出指令微程序地址 并解释执行该指令微程序 控制ROM 存放微处理器指令所对应的微程序 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 内部结构算术逻辑运算部件负责执行控制器所规定的算术与逻辑运算 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 内部结构浮点运算部件专门用来完成实数和复杂运算的处理单元 可与算术逻辑运算部件并行操作 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 内部结构存储器管理部件MMU组成 分段部件分页部件分段部件用来把指令给出的逻辑地址转换成32位的线性地址 而分页部件用来把线性地址转换成32位物理地址 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构基本寄存器系统级寄存器调试和测试寄存器浮点寄存器 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构基本寄存器通用寄存器指令指针寄存器标志寄存器段寄存器 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构基本寄存器 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构基本寄存器 通用寄存器8个32位寄存器 EAX EBX ECX EDX ESI EDI EBP和ESP 寄存器的低16位又可单独访问 功能同8086的通用寄存器 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构基本寄存器 指令指针寄存器EIP32位寄存器用于存放下一条要执行指令的偏移值 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构基本寄存器 标志寄存器EFLAGS状态位用来反映80486算术逻辑运算结果的特征状态 控制位则用来控制指令的执行操作 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构基本寄存器 标志寄存器EFLAGSAC 对准标志位 当该位被置为1 并且CR0寄存器的AM位也置为l时 CPU将在访问存储器操作数时 对其地址按字 双字或4字进行对准检查 若CPU发现存储器操作数未按边界对准 则产生一个异常中断17的错误报告 AC位为0时 则不进行对准检查 VM 虚拟8086方式标志位 在保护模式下 当VM被置1时 微处理器工作方式转换为虚拟8086方式 若该标志清零 则微处理器将返回到正常保护方式 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构基本寄存器 标志寄存器EFLAGSRF 恢复标志位 它与调试寄存器的断点一起使用 以保证不重复处理断点 当RF被置1时 即使遇到断点或调试故障均被忽略 一旦成功地执行 条指令后 RF位自动被复位 IRET POPF JMP CALL INT指令除外 NF 任务嵌套标志位 用来表示当前的任务是否嵌套在另一任务内 当NF被置为1时 表明当前任务嵌套在前一个任务中 如果执行IRET指令 则转换到前一个任务 否则 表明无任务嵌套 IOPL I O特权级标志位 这两位用于保护方式 取值范围为0 1 2 3共4个值 它规定了执行I O指令的4个特权级 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构基本寄存器 段寄存器段的长度 保护方式 1B 4GB实地址 虚拟8086方式 64KB段寄存器的组成 16位的段选择器64位的描述符高速缓冲器 透明的 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构基本寄存器 段寄存器实地址 虚拟8086方式下的段的访问 段选择器就是段寄存器 它保存的是逻辑段基址 将其内容左移4位即可得到实际段基址 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构基本寄存器 段寄存器保护方式下的段的访问 段描述符 描述每个段的基址 属性和边界 全局描述符表GDT 存放操作系统使用的和各任务公用的段描述符 局部描述符表LDT 存放某个任务专用的段描述符 段选择子 说明一个段的描述符在哪个表中 表项的序号是多少以及特权的高低 存于段选择器中 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构基本寄存器 段寄存器保护方式下的段的访问 段选择子的格式 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构基本寄存器 段寄存器保护方式下的段的访问 段描述符的格式 属性 基地址和边界三部分 64位 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构基本寄存器 段寄存器保护方式下的段的访问 段描述符存储管理 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构系统级寄存器控制寄存器CR0 CR3系统地址寄存器GDTR IDTR LDTR和TR 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构系统级寄存器 控制寄存器作用 存放全局特性的机器状态 控制片上Cache FPU和分段 分页单元的工作 CR0 含有控制或指示应用于整个系统 不是特定的个别任务 的条件的标志 CR1 保留 CR2 页面故障线性地址寄存器 保存最后出现页面故障的32位线性地址 CR3 3l 12位提供当前任务的页目录表在内存的基地址 高20位地址 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构系统级寄存器 控制寄存器 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构系统级寄存器 系统地址寄存器作用 在保护方式下 用来保存系统描述符表所在存储段的基址 界限和段属性信息 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构系统级寄存器 系统地址寄存器系统描述符表 全局描述符表GDT 用于存放操作系统和各任务公用的描述符 局部描述符表LDT 用于存放各个任务私有的描述符中断描述符表IDT 用于存放系统中断描述符 任务状态段TSS 用来存放各个任务的私有运行状态信息描述符 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构系统级寄存器 系统地址寄存器全局描述符表寄存器GDTR 48位 存放GDT的32位线性基地址以及16位的段界限值 中断描述符表寄存器IDTR 48位 存放IDT的32位线性基地址以及16位的段界限值 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构系统级寄存器 系统地址寄存器局部描述符表寄存器LDTR 存放当前任务的LDT所在存储段的选择符 16位 及其段描述符 64位 TR寄存器 存放当前任务的TSS所在存储段的选择符 16位 及其段描述符 64位 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构系统级寄存器 系统地址寄存器 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构系统级寄存器 调试和测试寄存器调试寄存器 支持80486微处理器的调试功能 DR0 DR3用来设置四个断点的线性地址DR6用来存放断点的状态DR7用于设置断点控制 指明断点发生的条件及断点的类型DR4和DR5保留 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构系统级寄存器 调试和测试寄存器测试寄存器TR3 TR5 用于高速缓存Cache的测试操作 测试数据 测试状态 测试控制 TR6 TR7 用于TLB TranslationLookasideBuffer 转换后备缓冲器 的测试操作 测试控制 测试状态 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构系统级寄存器 调试和测试寄存器 信息工程大学电子技术学院401教研室 2 4高性能微处理器 80486微处理器 寄存器结构系统级寄存器 浮点寄存器 信息工程大学电子技术学院401教研室 2 4高性能微处理器 Pentium微处理器外部数据总线 64位地址总线 32位集成度 310万个晶体管常用的整数运算指令与浮点运算指令采用硬件电路实现 不再使用微程序解释执行 使指令的执行进一步加快 信息工程大学电子技术学院401教研室 2 4高性能微处理器 Pentium微处理器 内部结构总线接口部件 64位 代码Cache数据Cache分支目标缓冲器控制ROM部件控制部件预取缓冲存储器指令译码部件整数运算部件整数和浮点数寄存器组浮点运算部件 信息工程大学电子技术学院401教研室 2 4高性能微处理器 Pentium微处理器 内部结构 信息工程大学电子技术学院401教研室 2 4高性能微处理器 Pentium微处理器 内部结构超标量体系结构定义 一次能同时执行多条指令的处理器结构 三条指令执行流水线 两条独立的整数指令流水线 U V流水线 一条浮点指令流水线 信息工程大学电子技术学院401教研室 2 4高性能微处理器 Pentium微处理器 内部结构超标量体系结构整数指令流水线 五级 指令预取指令译码生成地址和取操作数指令执行写操作数 信息工程大学电子技术学院401教研室 2 4高性能微处理器 Pentium微处理器 内部结构浮点指令流水线与浮点指令单元浮点指令流水线 8级 U流水线的前4级用来准备一条浮点指令浮点单元中的后4级执行特定的浮点运算操作并报告执行错误 信息工程大学电子技术学院401教研室 2 4高性能微处理器 Pentium微处理器 内部结构指令动态转移预测单元两个预取指令缓冲队列 一个以顺序方式预取指令 一个以转移方式预取指令 分支目标缓冲器 通过这种动态预测分支技术 使得不