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计算机组成原理试卷 一、选择题（共20分，每题1分）1CPU响应中断的时间是_。A中断源提出请求；B取指周期结束；C执行周期结束；D间址周期结束。2下列说法中_是正确的。A加法指令的执行周期一定要访存；B加法指令的执行周期一定不访存；C指令的地址码给出存储器地址的加法指令，在执行周期一定访存；D指令的地址码给出存储器地址的加法指令，在执行周期不一定访存。3垂直型微指令的特点是_。A微指令格式垂直表示；B控制信号经过编码产生；C采用微操作码；D采用微指令码。4基址寻址方式中，操作数的有效地址是_。 A基址寄存器内容加上形式地址（位移量）； B程序计数器内容加上形式地址； C变址寄存器内容加上形式地址；D寄存器内容加上形式地址。5常用的虚拟存储器寻址系统由_两级存储器组成。A主存辅存；BCache主存；CCache辅存；D主存硬盘。6DMA访问主存时，让CPU处于等待状态，等DMA的一批数据访问结束后，CPU再恢复工作，这种情况称作_。A停止CPU访问主存；B周期挪用；CDMA与CPU交替访问；DDMA。7在运算器中不包含_。A状态寄存器；B数据总线；CALU；D地址寄存器。8计算机操作的最小单位时间是_。A时钟周期；B指令周期；CCPU周期；D中断周期。9用以指定待执行指令所在地址的是_。A指令寄存器；B数据计数器；C程序计数器； D累加器。10下列描述中_是正确的。A控制器能理解、解释并执行所有的指令及存储结果；B一台计算机包括输入、输出、控制、存储及算逻运算五个单元；C所有的数据运算都在CPU的控制器中完成；D以上答案都正确。11总线通信中的同步控制是_。A只适合于CPU控制的方式；B由统一时序控制的方式；C只适合于外围设备控制的方式；D只适合于主存。12一个16K32位的存储器，其地址线和数据线的总和是_。A48；B46；C36；D32。13某计算机字长是16位，它的存储容量是1MB，按字编址，它的寻址范围是_。（存储器 5）A512K；B1M；C512KB；D1MB。14以下_是错误的。（输入输出 4）A中断服务程序可以是操作系统模块；B中断向量就是中断服务程序的入口地址；C中断向量法可以提高识别中断源的速度；D软件查询法和硬件法都能找到中断服务程序的入口地址。15浮点数的表示范围和精度取决于_ 。A阶码的位数和尾数的机器数形式；B阶码的机器数形式和尾数的位数；C阶码的位数和尾数的位数；D阶码的机器数形式和尾数的机器数形式。16响应中断请求的条件是_。A外设提出中断；B外设工作完成和系统允许时；C外设工作完成和中断标记触发器为“1”时；DCPU提出中断。17以下叙述中_是错误的。A取指令操作是控制器固有的功能，不需要在操作码控制下完成；B所有指令的取指令操作都是相同的；C在指令长度相同的情况下，所有指令的取指操作都是相同的；D一条指令包含取指、分析、执行三个阶段。18下列叙述中_是错误的。A采用微程序控制器的处理器称为微处理器；B在微指令编码中，编码效率最低的是直接编码方式；C在各种微地址形成方式中，增量计数器法需要的顺序控制字段较短；DCMAR是控制器中存储地址寄存器。19中断向量可提供_。A被选中设备的地址；B传送数据的起始地址；C中断服务程序入口地址；D主程序的断点地址。20在中断周期中，将允许中断触发器置“0”的操作由_完成。A硬件；B关中断指令；C开中断指令；D软件。二、填空题（共20分，每空1分）1在DMA方式中，CPU和DMA控制器通常采用三种方法来分时使用主存，它们是 A 、 B 和 C 。2设 n = 8 （不包括符号位），则原码一位乘需做 A 次移位和最多 B 次加法，补码Booth算法需做 C 次移位和最多 D 次加法。3设浮点数阶码为8位（含1位阶符），尾数为24位（含1位数符），则32位二进制补码浮点规格化数对应的十进制真值范围是：最大正数为 A ，最小正数为 B ，最大负数为 C ，最小负数为 D 。4一个总线传输周期包括 A 、 B 、 C 和 D 四个阶段。5CPU采用同步控制方式时，控制器使用 A 和 B 组成的多极时序系统。6在组合逻辑控制器中，微操作控制信号由 A 、 B 和 C 决定。三、名词解释（共10分，每题2分）1机器周期 2周期挪用 3双重分组跳跃进位 4水平型微指令 5超标量 四、计算题（5分）已知：A = ，B = 求：A+B补五、简答题（15分）1某机主存容量为4M16位，且存储字长等于指令字长，若该机的指令系统具备97种操作。操作码位数固定，且具有直接、间接、立即、相对、基址五种寻址方式。（5分）（1）画出一地址指令格式并指出各字段的作用；（2）该指令直接寻址的最大范围（十进制表示）；（3）一次间址的寻址范围（十进制表示）；（4）相对寻址的位移量（十进制表示）。2控制器中常采用哪些控制方式，各有何特点？ 3某机有五个中断源，按中断响应的优先顺序由高到低为L0,L1,L2,L3,L4，现要求优先顺序改为L4,L2,L3,L0,L1，写出各中断源的屏蔽字。（5分）中断源屏蔽字0 1 2 3 4L0L1L2L3L4 六、问答题（20分）（1）画出主机框图（要求画到寄存器级）；（2）若存储器容量为64K32位，指出图中各寄存器的位数；（3）写出组合逻辑控制器完成 STA X （X为主存地址）指令发出的全部微操作命令及节拍安排。（4）若采用微程序控制，还需增加哪些微操作？七、设计题（10分）设CPU共有16根地址线，8根数据线，并用作访存控制信号（低电平有效），用作读写控制信号（高电平为读，低电平为写）。现有下列存储芯片：1K4位RAM，4K8位RAM，2K8位ROM，以及74138译码器和各种门电路，如图所示。画出CPU与存储器连接图，要求：（1）主存地址空间分配：8000H87FFH为系统程序区；8800H8BFFH为用户程序区。（2）合理选用上述存储芯片，说明各选几片？（3）详细画出存储芯片的片选逻辑。计算机组成原理试题1答案一、选择题（共20分，每题1分）1C 2C 3C 4A 5A 6A 7D8A9C10B11B12B13A14B15C16B17B18A19C20A二、填空题（共20分，每空1分）1A停止 CPU访问主存 B周期挪用CDMA和CPU交替访问主存2A8 B8C8D93A2127(1-223)B2129C2128(-21-223)D-21274A申请分配阶段 B寻址阶段C传输阶段 D结束阶段5A机器周期B节拍6A指令操作码 B时序 C状态条件三、名词解释（共10 每题2分）1机器周期答：机器周期：基准，存取周期。2周期挪用答：周期挪用：DMA方式中由DMA接口向CPU申请占用总线，占用一个存取周期。3双重分组跳跃进位答：n位全加器分成若干大组，大组内又分成若干小组，大组中小组的最高进位同时产生，大组与大组间的进位串行传送。4水平型微指令答：水平型微指令的特点是一次能定义并执行多个并行操作的微命令。从编码方式看，直接编码、字段直接编码、字段间接编码以及直接编码和字段直接和间接混合编码都属水平型微指令。其中直接编码速度最快，字段编码要经过译码，故速度受影响。5超标量答：超标量（Super scalar）技术是指在每个时钟周期内可同时并发多条独立指令，即以并行操作方式将两条或两条以上指令编译并执行，在一个时钟周期内需要多个功能部件。四、计算题（共5分）答：由A = = -0.1011，B = = -0.011 （1分） 得 A补 = 1.0101，B补 = 1.1001 （1分） （2分）两操作数符号均为1，结果的符号为0，故为溢出。（1分）五、简答题（共15分）1（5分）答：（1） 一地址指令格式为（1分）OPMAOP操作码字段，共7位，可反映120种操作；M寻址方式特征字段，共3位，可反映5种寻址方式；A形式地址字段，共16 7 3 = 6位 （1分）（2） 直接寻址的最大范围为26 = 64 （1分）（3） 由于存储字长为16位，故一次间址的寻址范围为216 = 65536 （1分）（4） 相对寻址的位移量为 32 + 31 （1分）2（5分）答：控制器常采用同步控制、异步控制和联合控制。（1分）同步控制即微操作序列由基准时标系统控制，每一个操作出现的时间与基准时标保持一致。异步控制不存在基准时标信号，微操作的时序是由专用的应答线路控制的，即控制器发出某一个微操作控制信号后，等待执行部件完成该操作时所发回的“回答”或“终了”信号，再开始下一个微操作。联合控制是同步控制和异步控制相结合的方式，即大多数微操作在同步时序信号控制下进行，而对那些时间难以确定的微操作，如涉及到 I/O操作，则采用异步控制。（4分）3（5分）答：（每写对一个屏蔽字1分）设屏蔽位为“1”时表示对应的中断源被屏蔽，屏蔽字排列如下：中断源屏蔽字0 1 2 3 4L0L1L2L3L4 1 1 0 0 0 0 1 0 0 0 1 1 1 1 0 1 1 0 1 0 1 1 1 1 1六、问答题（共20分）（1）（5分）（2）（5分）ACCMQALUXIRMDRPCMAR3232323232321616（3）（5分）T0PCMAR1RT1M(MAR)MDR(PC)+1PCT2MDRIROP(IR)IDT0Ad(IR)MAR1WT1ACMDRT2MDRM(MAR)(4)（5分）取指Ad(CMDR)CMAROP(IR)微地址形成部件CMAR执行Ad(CMDR)CMAR七、设计题（共10分）（1）根据主存地址空间分配为： （2分）A15 A11 A7 A3 A02K8位1K4位（2）选出所用芯片类型及数量2K8位ROM 1片 （1分）1K4位RAM 2片 （1分）CPU与存储芯片的连接图如图所示（6分）计算机组成原理试题2一、选择题（共20分，每题1分）1冯诺伊曼机工作方式的基本特点是_。A多指令流单数据流；B按地址访问并顺序执行指令；C堆栈操作；D存储器按内容选择地址。2程序控制类指令的功能是_。A进行主存和CPU之间的数据传送；B进行CPU和设备之间的数据传送；C改变程序执行的顺序；D一定是自动加+1。3水平型微指令的特点是_。A一次可以完成多个操作；B微指令的操作控制字段不进行编码；C微指令的格式简短；D微指令的格式较长。4存储字长是指_。A存放在一个存储单元中的二进制代码组合；B存放在一个存储单元中的二进制代码位数；C存储单元的个数；D机器指令的位数。5CPU通过_启动通道。A执行通道命令；B执行I/O指令；C发出中断请求；D程序查询。6对有关数据加以分类、统计、分析，这属于计算机在_方面的应用。A数值计算；B辅助设计；C数据处理；D实时控制。7总线中地址线的作用是_。A只用于选择存储器单元；B由设备向主机提供地址；C用于选择指定存储器单元和I/O设备接口电路的地址；D即传送地址又传送数据。8总线的异步通信方式_。A不采用时钟信号，只采用握手信号；B既采用时钟信号，又采用握手信号；C既不采用时钟信号，又不采用握手信号；D既采用时钟信号，又采用握手信号。9存储周期是指_。A存储器的写入时间；B存储器进行连续写操作允许的最短间隔时间；C存储器进行连续读或写操作所允许的最短间隔时间；D指令执行时间。10在程序的执行过程中，Cache与主存的地址映射是由_。A操作系统来管理的；B程序员调度的；C由硬件自动完成的；D用户软件完成。11以下叙述_是正确的。A外部设备一旦发出中断请求，便立即得到CPU的响应；B外部设备一旦发出中断请求，CPU应立即响应；C中断方式一般用于处理随机出现的服务请求；D程序查询用于键盘中断。12加法器采用先行进位的目的是_ 。A优化加法器的结构；B节省器材；C加速传递进位信号；D增强加法器结构。13变址寻址方式中，操作数的有效地址是_。A基址寄存器内容加上形式地址（位移量）；B程序计数器内容加上形式地址；C变址寄存器内容加上形式地址；D寄存器内容加上形式地址。14指令寄存器的位数取决于_。A存储器的容量；B指令字长；C机器字长；D存储字长。15在控制器的控制方式中，机器周期内的时钟周期个数可以不相同，这属于_。A同步控制；B异步控制；C联合控制；D人工控制。16下列叙述中_是正确的。A控制器产生的所有控制信号称为微指令；B微程序控制器比硬连线控制器更加灵活；C微处理器的程序称为微程序；D指令就是微指令。17CPU中的译码器主要用于_ 。A地址译码；B指令译码；C选择多路数据至ALU；D数据译码。18直接寻址的无条件转移指令功能是将指令中的地址码送入_。APC； B地址寄存器；C累加器；DALU。19DMA方式的接口电路中有程序中断部件，其作用是_。A实现数据传送；B向CPU提出总线使用权；C向CPU提出传输结束；D发中断请求。20下列器件中存取速度最快的是 。ACache；B主存；C寄存器；D辅存。二、填空题（共20分，每题1分）1完成一条指令一般分为 A 周期和 B 周期，前者完成 C 操作，后者完成 D 操作。2设指令字长等于存储字长，均为24位，若某指令系统可完成108种操作，操作码长度固定，且具有直接、间接（一次间址）、变址、基址、相对、立即等寻址方式，则在保证最大范围内直接寻址的前提下，指令字中操作码占 A 位，寻址特征位占 B 位，可直接寻址的范围是 C ，一次间址的范围是 D 。3微指令格式可分为 A 型和 B 型两类，其中 C 型微指令用较长的微程序结构换取较短的微指令结构。4在写操作时，对Cache与主存单元同时修改的方法称作 A ，若每次只暂时写入Cache，直到替换时才写入主存的方法称作 B 。5I/O与主机交换信息的方式中， A 和 B 都需通过程序实现数据传送，其中 C 体现CPU与设备是串行工作的。6在小数定点机中，采用1位符号位，若寄存器内容为10000000，当它分别表示为原码、补码和反码时，其对应的真值分别为 A 、 B 和 C （均用十进制表示）。三、名词解释（共10分，每题2分）1时钟周期 2向量地址 3系统总线 4机器指令 5超流水线 四、计算题（5分）设机器数字长为8位（含一位符号位在内），若A = +15，B = +24，求 A-B补并还原成真值。五、简答题（共15分）1指出零的表示是唯一形式的机器数，并写出其二进制代码（机器数字长自定）。（2分）2除了采用高速芯片外，分别指出存储器、运算器、控制器和I/O系统各自可采用什么方法提高机器速度，各举一例简要说明。（4分）3总线通信控制有几种方式，简要说明各自的特点。（4分）4以I/O设备的中断处理过程为例，说明一次程序中断的全过程。（5分）六、问答题（共20分）1已知带返转指令的含义如下图所示，写出机器在完成带返转指令时，取指阶段和执行阶段所需的全部微操作命令及节拍安排。如果采用微程序控制，需增加哪些微操作命令？（8分）2（6分）一条双字长的取数指令（LDA）存于存储器的100和101单元，其中第一个字为操作码和寻址特征M，第二个字为形式地址。假设PC当前值为100，变址寄存器XR的内容为100，基址寄存器的内容为200，存储器各单元的内容如下图所示。写出在下列寻址方式中，取数指令执行结束后，累加器AC的内容。LDAM100 300101102800300700400400401500402200600500800寻址方式 AC内容（1） 直接寻址（2） 立即寻址（3） 间接寻址（4） 相对寻址（5） 变址寻址（6） 基址寻址3（6分）设某机有四个中断源A、B、C、D，其硬件排队优先次序为A B C D，现要求将中断处理次序改为D A C B。（1）写出每个中断源对应的屏蔽字。（2）按下图时间轴给出的四个中断源的请求时刻，画出CPU执行程序的轨迹。设每个中断源的中断服务程序时间均为20ms。BDAC405060708090302051510t (ms)程序七、设计题（10分）设CPU共有16根地址线，8根数据线，并用（低电平有效）作访存控制信号，作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片：ROM（2K8位，4K4位，8K8位），RAM（1K4位，2K8位，4K8位）及74138译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出CPU和存储芯片的连接图。要求：（1）最小4K地址为系统程序区，409616383地址范围为用户程序区；（2）指出选用的存储芯片类型及数量；（3）详细画出片选逻辑。计算机组成原理试题2答案一、选择题（共20分，每题1分）1B 2C 3A 4B 5B 6C 7C8A9C10C11C12C13C14B15A16B17B18A19C20C二、填空题（共20分，每空1分）1A取指B执行C取指令和分析指令D执行指令2A7 B3 C 214 D 2243A垂直 B水平 C垂直4A写直达法B写回法5A程序查询方式 B中断方式C程序查询方式8A-0B-1C-127/128三、名词解释（共10分，每题2分） 1时钟周期答：时钟周期：节拍，时钟频率的倒数，机器基本操作的最小单位。2向量地址答：向量地址：中断方式中由硬件产生向量地址，可由向量地址找到入口地址。3系统总线答：系统总线是指CPU、主存、I/O（通过I/O接口）各大部件之间的信息传输线。按传输信息的不同，又分数据总线、地址总线和控制总线。4机器指令答：机器指令由0、1代码组成，能被机器直接识别。机器指令可由有序微指令组成的微程序来解释，微指令也是由0、1代码组成，也能被机器直接识别。5超流水线答：超流水线（Super pipe lining）技术是将一些流水线寄存器插入到流水线段中，好比将流水线再分道，提高了原来流水线的速度，在一个时钟周期内一个功能部件被使用多次。四、计算题（5分）答： A = +15 = +0001111，B = +24 = +0011000 （1分） A补 = 0,0001111，B补 = 0,0011000，-B补 = 1,1101000 （1分） （1分） A-B补 = 1,1110111 （1分） 故A-B = -0001001 = -9 （1分）五、简答题（共15分）1答：补码 0.0000000（1分） 移码 1.0000000（1分）2答：存储器：采用多体交叉存储器（1分） 运算器：采用快速进位链（1分） 控制器：采用指令流水（1分） I/O系统：采用DMA方式（1分）3答：同步通信：通信双方由统一时标控制数据传送（1分）异步通信：采用应答方式通信。（1分）半同步通信：统一时钟，可插入等待信号（1分）分离式通信：都是主设备，充分发挥总线的有效占用。（1分）4答：一次程序中断大致可分为五个阶段。中断请求（1分）中断判优（1分）中断响应（1分）中断服务（1分）中断返回（1分）六、问答题（共20分）1（8分）答取指阶段T0 PCMAR，1R （1分）T1 M(MAR) MDR，(PC) + 1PC（1分）T2 MDRIR，OP(IR) ID （1分）由图可见，带返转指令执行阶段需完成将返回地址M+1，存入指令的地址码字段K所指示的存储单元中，从K+1号单元开始才是子程序的真正内容，故执行阶段的微操作命令及节拍安排为： T0 Ad(IR) MAR，1W （1分）T1 PCMDR （1分）T2 MDRM(MAR)，Ad(IR) + 1PC （1分）如果采用微程序控制，需增加给出下条微指令地址的命令，即Ad(CMDR) CMAR （1分）OP(IR) 微地址形成部件CMAR （1分）（1）800（1分） （2）300（1分） （3）600（1分） （4）500（1分） （5）700（1分） （6）200（1分）3答：（1）在中断处理次序改为D A C B后，每个中断源新的屏蔽字如表所示。（4分）中断源屏蔽字ABCDA1110B0100C0110D1111（2）根据新的处理次序，CPU执行程序的轨迹如图所示（2分）A程序B程序C程序D程序4050607080903020510t (ms)程序BDAC七、（共10分）（1）二进制地址（2分）A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A04K4位0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 12K8位4K4位0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 4K4位0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 4K4位0 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 （2）需要2片4K4位ROM（1分）3片4K8位RAM（1分）（3）存储芯片的片选逻辑（6分）计算机组成原理试题3 一、选择题（共20分，每题1分）1直接、间接、立即三种寻址方式指令的执行速度，由快至慢的排序是_。A直接、立即、间接；B直接、间接、立即；C立即、直接、间接；D立即、间接、直接。2存放欲执行指令的寄存器是_。AMAR；BPC；CMDR；DIR。3在独立请求方式下，若有N个设备，则_。A有一个总线请求信号和一个总线响应信号；B有N个总线请求信号和N个总线响应信号；C有一个总线请求信号和N个总线响应信号；D有N个总线请求信号和一个总线响应信号。4下述说法中_是正确的。A半导体RAM信息可读可写，且断电后仍能保持记忆；B半导体RAM是易失性RAM，而静态RAM中的存储信息是不易失的；C半导体RAM是易失性RAM，而静态RAM只有在电源不掉时，所存信息是不易失的。5DMA访问主存时，向CPU发出请求，获得总线使用权时再进行访存，这种情况称作_。A停止CPU访问主存；B周期挪用；CDMA与CPU交替访问；DDMA。6计算机中表示地址时，采用_ 。A原码；B补码；C反码；D无符号数。7采用变址寻址可扩大寻址范围，且_。A变址寄存器内容由用户确定，在程序执行过程中不可变；B变址寄存器内容由操作系统确定，在程序执行过程中可变；C变址寄存器内容由用户确定，在程序执行过程中可变； D变址寄存器内容由操作系统确定，在程序执行过程不中可变；8由编译程序将多条指令组合成一条指令，这种技术称做_。A超标量技术；B超流水线技术；C超长指令字技术；D超字长。9计算机执行乘法指令时，由于其操作较复杂，需要更多的时间，通常采用_控制方式。A延长机器周期内节拍数的；B异步；C中央与局部控制相结合的；D同步；10微程序放在_中。A存储器控制器；B控制存储器；C主存储器；DCache。11在CPU的寄存器中，_对用户是完全透明的。A程序计数器；B指令寄存器；C状态寄存器；D通用寄存器。12运算器由许多部件组成，其核心部分是_。 A数据总线； B算术逻辑运算单元； C累加寄存器； D多路开关。13DMA接口_。A可以用于主存与主存之间的数据交换；B内有中断机制；C内有中断机制，可以处理异常情况；D内无中断机制14CPU响应中断的时间是_。A中断源提出请求；B取指周期结束；C执行周期结束；D间址周期结束。15直接寻址的无条件转移指令功能是将指令中的地址码送入_。APC；B地址寄存器；C累加器；DALU。16三种集中式总线控制中，_方式对电路故障最敏感。A链式查询；B计数器定时查询；C独立请求；D以上都不对。17一个16K32位的存储器，其地址线和数据线的总和是_。A48；B46；C36；D3218以下叙述中错误的是_。A指令周期的第一个操作是取指令；B为了进行取指令操作，控制器需要得到相应的指令；C取指令操作是控制器自动进行的；D指令第一字节含操作码。19主存和CPU之间增加高速缓冲存储器的目的是_。A解决CPU和主存之间的速度匹配问题；B扩大主存容量；C既扩大主存容量，又提高了存取速度；D扩大辅存容量。20以下叙述_是错误的。A一个更高级的中断请求一定可以中断另一个中断处理程序的执行；BDMA和CPU必须分时使用总线；CDMA的数据传送不需CPU控制；DDMA中有中断机制。二、填空（共20分，每空1分）1设24位长的浮点数，其中阶符1位，阶码5位，数符1位，尾数17位，阶码和尾数均用补码表示，且尾数采用规格化形式，则它能表示最大正数真值是 A ，非零最小正数真值是 B ，绝对值最大的负数真值是 C ，绝对值最小的负数真值是 D （均用十进制表示）。2变址寻址和基址寻址的区别是：在基址寻址中，基址寄存器提供 A ， 指令提供 B ； 而在变址寻址中，变址寄存器提供 C ，指令提供 D 。 3影响流水线性能的因素主要反映在 A 和 B 两个方面。4运算器的技术指标一般用 A 和 B 表示。5 缓存是设在 A 和 B 之间的一种存储器，其速度 C 匹配，其容量与 D 有关。6CPU响应中断时要保护现场，包括对 A 和 B 的保护，前者通过 C 实现，后者可通过 D 实现。三、名词解释(共10分，每题2分)1微程序控制 2存储器带宽 3RISC 4中断隐指令及功能 5机器字长 四、计算题（5分）已知：两浮点数x = 0.1101210，y = 0.1011201 求：x + y五、简答题（共20分）1完整的总线传输周期包括哪几个阶段？简要叙述每个阶段的工作。（4分）2除了采用高速芯片外，从计算机的各个子系统的角度分析，指出6种以上（含6种）提高整机速度的措施。（6分）3某机有五个中断源，按中断响应的优先顺序由高到低为L0,L1,L2,L3,L4，现要求优先顺序改为L3,L2,L4,L0,L1，写出各中断源的屏蔽字。（5分）中断源屏蔽字0 1 2 3 4L0L1L2L3L44某机主存容量为4M16位，且存储字长等于指令字长，若该机的指令系统具备120种操作。操作码位数固定，且具有直接、间接、立即、相对四种寻址方式。（5分）（1）画出一地址指令格式并指出各字段的作用；（2）该指令直接寻址的最大范围（十进制表示）；（3）一次间址的寻址范围（十进制表示）；（4）相对寻址的位移量（十进制表示）。六、问答题（共15分）1假设CPU在中断周期用堆栈保存程序断点，而且进栈时指针减1，出栈时指针加1。分别写出组合逻辑控制和微程序控制在完成中断返回指令时，取指阶段和执行阶段所需的全部微操作命令及节拍安排。（8分）2画出DMA方式接口电路的基本组成框图，并说明其工作过程（以输入设备为例）。（7分）七、设计题（10分）设CPU有16根地址线，8根数据线，并用作访存控制信号（低电平有效），用作读/写控制信号（高电平为读，低电平为写）。现有下列存储芯片：1K4位RAM；4K8位RAM；8K8位RAM；2K8位ROM；4K8位ROM；8K8位ROM及74LS138译码器和各种门电路，如图所示。画出CPU与存储器的连接图，要求（1）主存地址空间分配：6000H67FFH为系统程序区；6800H6BFFH为用户程序区。（2）合理选用上述存储芯片，说明各选几片？（3）详细画出存储芯片的片选逻辑图。计算机组成原理试题3的答案一、选择题（共20分，每题1分）1C 2D 3B 4C 5B 6D 7C8C9C10B11B12B13B14C15A16A17B18B19A20A二、填空（共20分，每空1分）1A231(1-217)B233C-231 D231(-21-217)2A基地址B偏移量C偏移量D基地址3A访存冲突B相关问题4A机器字长B运算速度5ACPU B主存C与CPU速度 D缓存中数据的命中率6APC内容 B寄存器内容 C硬件自动（或中断隐指令）D软件编程三、名词解释(共10分，每题2分)1微程序控制答：采用与存储程序类似的方法来解决微操作命令序列的形成，将一条机器指令编写成一个微程序，每一个微程序包含若干条微指令，每一条指令包含一个或多个微操作命令。2存储器带宽答：每秒从存储器进出信息的最大数量，单位可以用字/秒或字节/秒或位/秒来表示。3RISC答：RISC是精简指令系统计算机，通过有限的指令条数简化处理器设计，已达到提高系统执行速度的目的。4中断隐指令及功能答：中断隐指令是在机器指令系统中没有的指令，它是CPU在中断周期内由硬件自动完成的一条指令，其功能包括保护程序断点、寻找中断服务程序的入口地址、关中断等功能。5机器字长答：CPU一次能处理的数据位数，它与CPU中寄存器的位数有关。四、（共5分）计算题 答：x、y在机器中以补码表示为（1分） x补 = 00,10; 00.1101 y补 = 00,01; 00.1011 对阶 （2分） j补 = jx补- jy补 = 00,10 + 11,11 = 00,01即j = 1，表示y的阶码比x的阶码小1，因此将y的尾数向右移1位，阶码相应加1,即 = 00,10; 00.0101这时的阶码与x补的阶码相等，阶差为0，表示对阶完毕。 求和 （2分）即x+y补 = 00,10; 01.0010 右规（1分） 运算结果两符号位不等，表示尾数之和绝对值大于1，需右规，即将尾数之和向右移1位，阶码加1，故得 x+y补 = 00,11; 00.1001则 x+y = 0.1001211五、简答题（共20分）1（4分）答：总线在完成一次传输周期时，可分为四个阶段： 申请分配阶段：由需要使用总线的主模块（或主设备）提出申请，经总线仲裁机构决定下一传输周期的总线使用权授于某一申请者；（1分）寻址阶段：取得了使用权的主模块，通过总线发出本次打算访问的从模块（或从设备）的存储地址或设备地址及有关命令，启动参与本次传输的从模块；（1分）传数阶段：主模块和从模块进行数据交换，数据由源模块发出经数据总线流入目的模块；（1分）结束阶段：主模块的有关信息均从系统总线上撤除，让出总线使用权。（1分）2（6分，每写出一种给1分，最多6分）答：针对存储器，采用高速芯片针对存储器，可以采用Cache-主存层次的设计和管理提高整机的速度；针对存储器，可以采用多体并行结构提高整机的速度；针对控制器，可以通过指令流水设计技术提高整机的速度；针对控制器，可以通过超标量设计技术提高整机的速度；针对运算器，可以对运算方法加以改进，如两位乘，或用快速进位链；针对I/O系统，可以运用DMA技术不中断现行程序，提高CPU的效率。3（5分）答：（每写对一个屏蔽字1分）设屏蔽位为“1”时表示对应的中断源被屏蔽，屏蔽字排列如下：中断源屏蔽字0 1 2 3 4L0L1L2L3L4 1 1 0 0 0 0 1 0 0 0 1 1 1 0 1 1 1 1 1 1 1 1 0 0 14（5分）答：（5） 一地址指令格式为（1分）OPMAOP操作码字段，共7位，可反映120种操作；M寻址方式特征字段，共2位，可反映4种寻址方式；A形式地址字段，共16 7 2 = 7位 （1分）（6） 直接寻址的最大范围为27 = 128 （1分）（7） 由于存储字长为16位，故一次间址的寻址范围为216 = 65536 （1分）（8） 相对寻址的位移量为 64 + 63 （1分）六、 （共15分）问答题1（8分）答：假设进栈操作是先修改堆栈指针后存数，则出栈操作是先读数后修改堆栈指针。（1）完成中断返回指令组合逻辑控制的微操作命令及节拍安排（4分）取指阶段T0 PCMAR，1RT1 M(MAR) MDR，(PC) + 1PCT2 MDRIR，OP(IR) ID执行阶段T0 SPMAR，1RT1 M(MAR) MDRT2 MDRPC，(SP) + 1SP（2）完成中断返回指令微程序控制的微操作命令及节拍安排（4分）取指阶段T0 PCMAR，1RT1 Ad(CMDR) CMART2 M(MAR) MDR，(PC) + 1PCT3 Ad(CMDR) CMART4 MDRIRT5 OP(IR) 微地址形成部件CMAR执行阶段T0 SPMAR，1RT1 Ad(CMDR) CMART2 M(MAR) MDRT3 Ad(CMDR) CMART4 MDRPC，(SP) + 1SPT5 A