全加器,四位串行加法器PPT课件.ppt

VHDL硬件描述语言 全加器四位串行加法器 电路的三种设计方法 结构化电路设计方法 通过对电路结构的描述来建模 即通过对器件的调用 HDL概念称为例化 运用组件 component 语句实现 数据流式电路设计方法 通过对数据流在设计中的具体行为的描述来建模 行为式电路设计方法 是指采用对信号行为级的描述来建模 抽象程度比数据流描述形式和结构描述形式高得多 常采用算术运算 关系运算等语句实现 该方法常用于系统数学模型的仿真或是系统工作原理的仿真 一般VHDL程序的结构 库声明 实现库的调用 具体调用的是程序包中的内容实体 描述电路的外部特性 即电路的输入与输出 结构 描述电路内部实现的功能 VHDL允许一个实体对应多种结构 全加器 逻辑图 全加器 数据流式 quanjialibraryieee useieee std logic 1164 all entityf adderisport x y cin instd logic s cout outstd logic endentityf adder architecturebhvoff adderisbeging0 s xxoryxorcin g1 cout xandy or xandcin or yandcin endarchitecturebhv 四位串行加法器 逻辑图 2020 1 27 7 四位串行加法器 结构体式 adder4libraryieee useieee std logic 1164 all entityadder4isport x y instd logic vector 3downto0 c0 instd logic s outstd logic vector 3downto0 c4 outstd logic endentityadder4 architecturestructuralofadder4iscomponentf adderport x y cin instd logic s cout outstd logic endcomponentf adder signalc std logic vector 0to4 beging0 f adderportmap x 0 y 0 c 0 s 0 c 1 g1 f adderportmap x 1 y 1 c 1 s 1 c 2 g2 f adderportmap x 2 y 2 c 2 s 2 c 3 g3 f adderportmap x 3 y 3 c 3 s 3 c 4 c 0 c0 c4 c 4 endstructural 四位全加器 行为描述式 libraryieee useieee std logic 1164 all useieee std logic unsigned all entitybit f adderisport cin instd logic a b instd logic vector 3downto0 s outstd logic vector 3downto0 cout outstd logic endbit f adder architecturebhvofbit f adderissignalx y z std logic vector 4downto0 beginx 0 谢谢观赏 并行加法器 逻辑图 libraryieee useieee std logic 1164 all useieee std logic unsigned all entitybit f adderisport cin instd logic a b instd logic vector 3downto0 s outstd logic vector 3downto0 cout outstd logic endbit f adder architecturebhv