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德州学院 物理系 2011届 电子信息工程专业 毕业论文编号: 毕 业 设 计题 目 一种新型的位同步电路设计及硬件实现指导教师 李秋菊 学生姓名 刘红亮 学 号 200700804004 专 业 电子信息工程 教学单位 德州学院物理系二O一一年 六 月 一 日目 录摘要及关键词11.引言12.自动报站器各元器件概述22.1 8051单片机22.2 ISD2560语音芯片22.3 LED显示器33.自动报站系统的电路及程序设计33.1 8051最小系统43.2 语音报站模块63.3 LED显示模块103.4 键盘扫描模块123.5 时间显示的实现15参考文献16致谢17摘 要 介绍了一种应用于数字通信系统中的新型位同步电路的设计方案，并通过硬件实现了此方案。该方案有效解决了传统位同步提取方法中的一些问题，如电路实现和技术过于复杂的问题、相位模糊、影响系统性能等。电路设计用同系列数字化芯片硬件实现后电路简单稳定，干扰小，同步精度高，跟踪范围比较宽，输入主频低，最后给出了仿真结果和硬件性能测试数据。关键词 数字通信； 位同步； 硬件实现； 数字锁相环Abstract This paper describes a novel design of synchronization circuit applied in digital communication systems. The design program effectively solves a number of problems in the conventional bit synchronization extraction methods, such as that the circuit implementation and technology are too complex, the phase ambiguous, and the system performance is affected. Circuit design is realized through hardware circuits with digtal chip in homologous series, and thus the circuit is high in stability, little in interference, accurate in synchronization, wide in tracking range and low in input master frequency. Finally, the performance test data and the hardware simulation results are given.Key words digital communication； bit synchronization； hardware realization； DPLL1引言随着数字通信技术的迅速发展,无线接收处理数字化应用已越来越多,对接收部分的功能(如短时突发信号接收)和速度的要求也越来越高。作为无线接收方的重要组成单元,位同步模块在无线数字传输领域里具有十分重要的作用,它直接影响到数字接收机的稳定性和可靠性。在数字通信系统中，同步技术是非常重要的，位同步也是最基本的同步。位同步时钟信号不仅用于监测输入码元信号，确保收发同步，而且在获取帧同步、群同步及对接收的数字码元进行各种处理的过程中，也为系统提供了一个基准的同步时钟。系统能否有效、可靠地工作,在很大程度上取决于是否有良好的同步系统。传统的同步电路设计方法有插入导频法和直接法，电路实现和技术过于复杂，而且对系统性能有一定的影响。如插入导频法可能会因为导频和信号间的滤波不好而引起互相干扰，或因为信道不理想引起导频相位的误差，同时插入导频法要多消耗一部分不带信息的功率。因此与直接法比较，在总功率相同条件下实际信噪功率比要小一些。直接法的缺点是会出现相位模糊，且相位误差要小，分频器的分频比要很高。本文设计了一种用D触发器实现的同步电路方案，有效克服了传统方法中的问题，电路实现方便，输入主频低，干扰小，同步结果精确，频率跟踪范围较宽，使用新颖的技术实现加减脉冲，硬件实现后电路稳定，性价比高。2 位同步电路各器件描述2.1 与门（1）与门的含义只有当决定一件事情的所有条件都具备时，这个事件才会发生。逻辑与也称逻辑乘。与门又称“与电路”。执行“与”运算的基本门电路。有几个输入端，只有一个输出端。当所有的输入同时为“1”电平时，输出才为“1”电平，否则输出为“0”电平。与门也可以在哲学中形容事件的因果关系。即在几个原因必须全部发生的条件下才能产生此结果，被称为与门。（2）与门表达式F=AB （3）与门逻辑状态表 A B Z000010100111（4）与门的逻辑符号 2.2 非门2.2.1 非门的含义逻辑非的含义是：当条件不具备时，事件才发生。非门又称反相器，是逻辑电路的重要基本单元，非门有输入和输出两个端，电路符号见附图，其输出端的圆圈代表反相的意思，当其输入端为高电平时输出端为低电平，当其输入端为低电平时输出端为高电平。也就是说，输入端和输出端的电平状态总是反相的。非门，是种逻辑电路，用1表示连通，用0表示没有连通。非门的输出结果与输入正好相反，如输入有信号，但输出为0（无信号），没有输入信号，但输出为1（有信号连通）。2.2.2 非门表达式 F=A2.2.3 非门的逻辑状态图AF10012.2.4 非门的逻辑符号 2.3 与非门2.3.1 与非门的含义与非门是数字电子技术的一种基本逻辑电路，与非门电路是数字电路中运用最广的一种逻辑门电路，是与门和非门的叠加，有两个或两个以上输入和一个输出。与非门是与门与非门的结合，先进行与运算，再进行非运算。与非门的结果就是对两个输入信号先进行与运算，再对此与运算结果进行非运算的结果。简单说，与非，就是先与后非。与非门的逻辑功能为：输入信号全为1，则输出为0；只要有一个输入为0，则输出为1。2.3.2 与非门的表达式F=A.B2.3.3 与非门的逻辑状态图A0011B0101F11102.3.4 与非门的逻辑符号与非门的逻辑符号如图所示 2.4 分频器 模拟分频器是音箱内的一种电路装置，用以将输入的模拟音频信号分离成高音、中音、低音等不同部分，然后分别送入相应的高、中、低音喇叭单元中重放。之所以这样做，是因为任何单一的喇叭都不可能完美的将声音的各个频段完整的重放出来。分频器是指将不同频段的声音信号区分开来，分别给于放大，然后送到相应频段的扬声器中再进行重放。在高质量声音重放时，需要进行电子分频的处理。分频器是音箱中的“大脑”，对音质的好坏至关重要。功放输出的音乐讯号必须经过分频器中的各滤波元件处理，让各单元特定频率的讯号通过。要科学、合理、严谨地设计好音箱之分频器，才能有效地修饰喇叭单元的不同特性，优化组合，使得各单元扬长避短，淋漓尽致地发挥出各自应有的潜能，使各频段的频响变得平滑、声像相位准确，才能使高、中、低音播放出来的音乐层次分明、合拍，明朗、舒适、宽广、自然的音质效果。 从电路结构来看，分频器本质上是由电容器和电感线圈构成的LC滤波网络，高音通道是高通滤波器，它只让高频信号通过而阻此低频信号；低音通道正好想反，它只让低音通过而阻此高频信号；中音通道则是一个带通信号，除了一低一高两个分频点之间的频率可以通过，高频成份和低频成份都将被阻止。在实际的分频器中，有时为了平衡高、低音单元之间的灵敏度差异，还要加入衰减电阻；另外，有些分频器中还加入了由电阻、电容构成的阻抗补偿网络，其目的是使音箱的阻抗曲线心理平坦一些，以便于功放驱动。由于现在的音响几乎都采用多单元分频段重放的设计方式，所以必须有一种装置，能够将功放送来的全频带音乐信号按需要划分为高音、低音输出或者高音、中音、低音输出，才能跟相应的喇叭单元连接，分频器就是这样的装置。如果把全频段信号不加分配地直接送入高、中、低音单元中去，在单元频响范围之外的那部分 “多余信号”会对正常频带内的信号还原产生不利影响，甚至可能使高音、中音单元损坏。2.5 D触发器2.5.1 边沿D触发器负跳沿触发的主从触发器工作时，在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。 电路结构: 该触发器由6个与非门组成，其中G1和G2构成基本RS触发器2.5.2 D触发器工作原理: SD 和RD 接至基本RS 触发器的输入端，分别是预置和清零端，低电平有效。当SD=0且RD=0时，不论输入端D为何种状态，都会使Q=1，Q=0，即触发器置1；当SD=1且RD=0时,D触发器置0，SD和RD通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。工作过程如下： 1.CP=0时，与非门G3和G4封锁，其输出Q3=Q4=1，触发器的状态不变。同时，由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开，因此可接收输入信号D，Q5=D，Q6=Q5=D。 2.当CP由0变1时触发器翻转。这时G3和G4打开，它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5=D，Q4=Q6=D。由基本RS触发器的逻辑功能可知，Q=D。 3.触发器翻转后，在CP=1时输入信号被封锁。这是因为G3和G4打开后，它们的输出Q3和Q4的状态是互补的,即必定有一个是0，若Q3为0，则经G3输出至G5输入的反馈线将G5封锁，即封锁了D通往基本RS 触发器的路径；该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时，将G3和G6封锁，D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用，称作置1维持线；Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此，该触发器常称为维持-阻塞触发器。总之，该触发器是在CP正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。功能描述 2.特征方程 Qn+1=D 3状态转移图综上所述，对边沿D触发器归纳为以下几点： 1.边沿D触发器具有接收并记忆信号的功能，又称为锁存器；2.边沿D触发器属于脉冲触发方式； 3.边沿D触发器不存在约束条件和一次变化现象，抗干扰性能好，工作速度快同步的含义要实现整个通信系统的数据有序、可靠、准确,需要采取一些必要措施:1) 发端为了节省通信资源和提高线路利用率要对各路信号采取复用技术,即利用一条线路对多路信号同时传输1 但是在复用之前应对各路信号的速率进行调整后加入一些特殊符号予以区别各路信号,这样可以在接收端区别和分离各路信号1 这便是网同步。当然网同步有两种传输方式,即:同步传输方式和异步传输方式。同步传输方式是对各路信号的速率进行调整,使其一致,方法是加入或减去一些符号,从而使各路信号在复用之后周期地出现。异步传输方式是指各路信号不必周期地出现,各路信号的速率可以不相同,信息不必周期地出现,它是通过加入一些特殊字符来区分各路信号的。2) 在通信中除了在短距离通信采用基带传输外,一般的长距离通信都要采用频带传输,即不论是模拟通信还是数字通信都要在发送端进行调制1 这样在接收端就要采用解调措施,除了幅度调制可以采用非相干解调外,大部分都要采用相干解调1 而进行相干解调就需要相干载波,即需要一个与载波信号完全同频同相的信号,我们称其为同步载波,接收端实现这一同步载波的过程称其为载波同步。3) 在数字通信中接收端解调出的信号是以电压形式表示的要准确地恢复数字信号还须采用抽样脉冲对电压形式的信号进行抽样取值1 即需要一个这样的抽样信号:第一,抽样信号的频率与发送端的码元速率相同;第二,接收端在最佳抽样时刻(波形幅度最大值对准的时刻) 对接收码元进行抽样判决. 我们将实现这样的抽样信号过程称为位同步4) 在数据通信中为了提高信息交换、传递等处理速率并不是以一个码元为单位进行的,而是以一组码元为单位进行的,我们称其为帧1 这样在发送端要对信息进行分组处理,即对信息进行分装和打包处理。 其基本原理就是在划分的分组头和尾加入控制字符予以区别，在接收端将这些分组区分出来,去掉在发送端附加的字符,恢复出原始信息形式， 我们称实现这一过程为群同步或者帧同步。在这里我们可以看出不论是载波同步、位同步,还是帧同步,其基础都是网同步。因为不论是载波中的振荡频率,还是位同步中的抽样脉冲的频率归根到底都要由时钟产。 所以在同步中要产生一个高稳定性性能的时钟是关键。3 同步的分类第一种分类:按照同步的功能可以分为四种类型:网同步、载波同步、位同步、帧同步。第二种分类:按照传输同步方式的不同区分外同步与自同步。3 同步电路设计技术及规则3.1同步设计得优越性1.同步电路比较容易使用寄存器的异步复位/置位端，以使整个电路有一个确定的初始状态；2.在可编程逻辑器件中，使用同步电路可以避免器件受温度，电压，工艺的影响，易于消除电路的毛刺，使设计更可靠，单板更稳定；3.同步电路可以很容易地组织流水线，提高芯片的运行速度，设计容易实现；4.同步电路可以很好地利用先进的设计工具，如静态时序分析工具等，为设计者提供最大便利条件，便于电路错误分析，加快设计进度。3.2 同步设计得规则1.尽可能在整个设计中只使用一个主时钟和同一个时钟沿，主时钟走全局时钟网络。2.在FPGA设计中，推荐所有输入、输出信号均应通过寄存器寄存，寄存器接口当作异步接口考虑。3.当全部电路不能用同步电路思想设计时，即需要多个时钟来实现，则可以将全部电路分成若干局部同步电路（尽量以同一个时钟为一个模块），局部同步电路之间接口当作异步接口考虑。4.当必须采用多个时钟设计时，每个时钟信号的时钟偏差（T）要严格控制。5.电路的实际最高工作频率不应大于理论最高工作频率，留有设计余量，保证芯片可靠工作。6.电路中所有寄存器、状态机在单板上电复位时应处在一个已知的状态。4 同步电路与异步电路的比较 异步电路主要是组合逻辑电路，用于产生地址译码器、或的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如触发器，当上升延到来时，寄存器把端的电平传到输出端。 同步数字电路系统在当今是占绝对优势的，工程师常用它设计所有能想象到的数字电路，其频率可以从直流到几。同步电路与异步电路相比有以下优点： () 同步电路能在温度、电压、过程等参数变化的情况下保持正常的工作，而异步电路的性能通常和环境温度、工作电压以及生产过程有关。 () 同步电路具有可移植性，易于采用新技术或更先进的技术，而异步电路很难重用和维护。 () 同步电路能简化两个模块之间的接口，而异步电路需要握手信号或令牌标记才能确保信号的完整性。 () 用触发器或寄存器设计同步电路，可以消除毛刺和同步内部歪斜的数据。而异步电路就没有这个优点，且很难进行模拟和排错，也不能得到很好的综合。同步电路也有缺点，因为需要时序器件，它与异步电路相比将会消耗更多的逻辑门资源。虽然异步电路速度较快且电源消耗较少，但由于现在的FPGA芯片已做到几百万门，故不必太在意这一点。建议尽量避免用异步电路而采用同步电路进行设计。同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。5 位同步信号的提取5.1 两种位同步提取电路性能的分析 对于位同步,通常可以采用多种方法来实现.插入导频法和直接法就是很常见的两种方案. 但插入导频信号实现位同步由于占用了宝贵的频带资源,一般不常用. 直接从数字信号流中提取位同步信息是通常的做法。目前常用的直接提取位同步信号的方案可分为两类：一是采用锁相环的闭环相位调整电路，二是采用开环结构的位同步电路。下面用两个典型的设计电路来讨论这两种电路的优缺点。 5.1.1基于超前滞后型锁相环的位同步提取电路这种电路一般采用添/扣门结构，如图1所示，每输入一个码元后，根据鉴相器输出是超前还是滞后，通过反馈回路控制的添/扣门来调整相位，使之逼近输入码元的相位。为了提高精度，这种方案只能采用更短的调整脉冲，一旦失步，就需要通过反馈回路重新调整。每一个超前和滞后脉冲仅能调整一步，如果接收码元出现连“0”或是连“1”的情况，锁定时间会很长，使其同步建立时间和调整精度变得相互制约。尽管有此缺点，但由于这种结构具有失锁后的自我调节性，因此，码元消失或是码元相位出现抖动时，同步脉冲不会出现较大变化，仍然可以输出稳定的同步脉冲。图1 数字锁相环法位同步提取原理框图5.1.2 采用开环结构的快速位同步电路由于这种结构没有采用闭环的相位调节电路，所以要求在每一个输入码元跳变沿实现与输出的同步脉冲跳变沿相位对齐。所以，通常采用这种结构的位同步电路能够快速实现同步。其典型实例如图2所示。图2 开环位同步提取电路框图 跳变沿提取电路的作用是，当产生一个边沿脉冲时，它直接反映了输入信号的真实相位。以它为基准，就可以有效地提取出与输入信号同步的时钟。时钟同步的原理就是利用这个边沿脉冲清零计数器，输出反映输入码元相位的一个高精度时钟源周期的短脉冲。图中状态寄存器保证了在接收码元出现连“0”或是连“1”时仍然会有固定的反映码元时钟的短脉冲输出。可见，这种设计与数字锁相环法相比，优点主要是可以快速提取位同步脉冲，并进行实时输出。另外，这种电路结构要更节省硬件资源。该电路也有两大缺点，首先，输出S并不是占空比为50%的时钟脉冲，而是间隔不固定的短脉冲。此缺点可以通过增加一个时钟整形电路来解决。第二个缺点是，由于跳变沿提取电路的输出X3(clr)具有对计数器清零的作用，如果跳变沿出现抖动的话，这种跳变沿会和计数器原先的输出产生冲突，造成输出时钟信号占空比大幅度变化，严重时会出现毛刺。这对后续电路功能的实现无疑会产生致命的影响，很可能导致设计失败。5.2 新型快速位同步提取方案综合以上两种设计的优缺点，本文提出了一种新型的设计方案，其原理框图如图3所示。该方案实现位同步的基本原理是利用输入码元的跳变沿脉冲作为计数器的清零输入信号，这里高精度时钟的频率为F，码元速率为f，取F=2Nf=2N/T(T为输入的不归零码元的宽度)。原理图中的计数器为N进制自动增加计数器。当输入清零信号后，计数器输出翻转。当输入码元出现连“0”或是连“1”时，一个码元的长度为2NT。由于计数器为N进制，计数器的计数值回到0时，计数器的输出仍然翻转，占空比为：NT/2NT=50%。这样就保证了一个输入码元的宽度对应了占空比为50%的时钟信号，即实现了输入码元与计数器输出CLKOUT时钟的同步。图3中数字滤波器的作用是将输入码元中的窄脉冲干扰滤除掉，这部分电路较简单，在此不作介绍。跳变沿提取电路的作用仍然是提取码元的跳变沿，这部分作用和实现原理与图2介绍的方法相同。其中，跳变沿提取电路如图4所示。图3 新型位同步提取电路框图图4 码元跳变沿脉冲产生电路固定延迟单元的作用是，将经过跳变沿提取电路之后的码元信号进行固定时钟周期的延迟，使之与计数器的输出同相，从而达到位同步。6 同步电路设计原理图及工作原理6.1 同步电路设计原理图同步电路是用来在系统接收端产生一个频率和相位与发送端传输数码脉冲序列的频率和相位一致的脉冲序列,使接收端能够正确地判决所发的码元。同步电路对数字通信系统是非常重要的。本文提出的新型同步电路设计原理图如图所示。整个电路设计涉及元器件数量少，实现起来非常方便，电路模块主要有：由D触发器1和2组成的时钟超前/滞后检测单元，由D触发器5和6组成的上升/下降沿检测单元，上升沿同步单元由D触发器3实现，超前/滞后脉冲合并单元，由D触发器4组成的时钟反转单元，由一个非门和三个与非门组成正反时钟选择器单元，D触发器7完成吞脉冲控制单元，分频器单元。6.2 同步电路工作原理分析如图1所示，时钟滞后/超前检测电路主要完成相位检测功能。上升沿同步电路用来检测当时钟滞后时，输入时钟的上升沿；超前/滞后脉冲合并电路和时钟反转电路一起完成上升沿的跟踪，使超前或滞后脉冲在每个上升沿跳变，以便后面准确的进行加减脉冲；正反向时钟选择器和吞脉冲电路来实现加脉冲或减脉冲，这也是本方案的新颖之处。上升沿检测，下降沿检测电路和吞脉冲控制电路用来产生吞脉冲信号。INPUT是参考时钟信号输入，当分频器输出的位同步信号CLK相位滞后参考时钟信号时，时钟滞后检测电路D触发器1的Q端会输出一个时钟滞后脉冲信号a，此时时钟超前检测电路输出时钟超前脉冲信号b为高电平，信号a再经过上升沿同步电路，检测出下一个时钟上升沿，使时钟滞后脉冲信号a的上升沿与输入时钟的上升沿保持同步，然后信号a，信号b经过超前/滞后脉冲合并电路，由于b为高电平，与门1输出还是信号a，D触发器4完成时钟反转功能，使信号a在每个上升沿反转，这样当时钟反转信号d经过正反向时钟选择器后会在d的每个跳变沿附加一个脉冲，b为高电平时，吞脉冲控制电路输出吞脉冲信号e也为高电平，这样信号e和f经过吞脉冲电路后不会减掉脉冲，进而实现加脉冲功能，使分频器输出位同步时钟相位向超前方向变化一个时钟周期，如果CLK相位还是滞后，则连续加脉冲，直到输入参考时钟信号与CLK基本同步，此时电路达到动态平衡，前一个调整周期加脉冲，后一个调整周期减脉冲。滞后情况下有关点波形如图2所示。当分频器输出的位同步信号CLK相位超前参考时钟信号时，时钟超前检测电路D触发器2的Q端会输出一个时钟超前脉冲信号b，此时时钟滞后检测电路输出时钟滞后脉冲信号a为高电平，信号a再经过上升沿同步电路，输出仍为高电平，直到出现CLK滞后的情况，然后信号a，信号b经过超前/滞后脉冲合并电路，由于a为高电平，与门1输出还是信号b，D触发器4完成时钟反转功能，使信号b在每个上升沿反转，此时上升沿下降沿检测电路检测到下一个时钟周期的一个上升沿和下降沿，经过吞脉冲控制电路后，输出一个吞脉冲信号e，e使进入与门3的高频时钟脉冲减去一个脉冲，实现减脉冲功能，使分频器输出位同步时钟相位向滞后方向变化一个时钟周期，如果CLK相位还是超前，则连续减脉冲，直到输入参考时钟信号与CLK基本同步，此时电路达到动态平衡，前一个调整周期加脉冲，后一个调整周期减脉冲。进而实现输出信号频率对输入信号频率的自动跟踪。超前情况下有关点波形如图3所示。7 性能仿真测试及硬件实现7.1 仿真参数及环境频率选择1.6 MHz，便于16 分频后参考同步信号频率值的选取；VCC 选择6 V，根据芯片的额定电压而定。电路仿真在广泛应用的电路仿真软件环境中进行。仿真结果如图4 和图5 所示，上面的信号波形是参考时钟输入，下面的是分频器输出位同步信号。由图4 表示开始运行时位同步信号滞后参考时钟输入，图5 表示同步建立后动态平衡状态波形。图4 运行初波形图5 同步后波形本文设计方案的优点： 电路输入主频低，干扰小； 电路硬件实现简s，可以用较少的硬件资源实现，性能非常稳定； 实现加减脉冲功能的技术新颖，可实现半脉冲加减，结果准确。7.2 硬件设计元器件选择方面：应该选择同系列的芯片，如这里全选择74 系列芯片，这样可以避免因芯片间的兼容性，额定电压等引起的不必要的误差。本设计采用同系列Philips 公司的双D 上升沿触发器74HC745,分频器74HC3936 ,2 输入与非门74HC007,反向器74HC047和2 输入与门74HC087来实现，芯片性能稳定，价格也较低，这样也使电路测试数据更佳，性价比较高。最后利用EDA 设计工具完成了电路原理图的绘制和电路PCB 板的制作。7.3 性能测试数据相位误差(精度) 分析：输入参考信号相位与由高稳定时钟输入振荡器产生的经过n分频后的位同步相位脉冲进行