VHDL电路课程设计报告.doc

- 7 -VHDL电路课程设计报告设计课题： 交通灯控制系统 专业班级： 07电子信息工程技术一班 学生姓名： 指导教师： 设计时间： 2009-6-3 一、设计目的：1、完成可编程器件与VHDL语言课程设计，掌握设计语言技术的综合应用性。通过对交通灯控制系统这一课题的设计、仿真、调试来具体完成；2、熟悉系统的分析和设计方法；3、掌握合理选用集成电路的方法4、熟悉交通灯系统开发、设计、制作的技术流程；5、培养正确选择和运用测试仪器对系统性能正确测试的能力；6、培养撰写综合设计报告的能力7、培养严肃认真的工作态度和团队的协作精神二、设计任务和要求：1、能显示十字路口东西、南北两个放向的红、黄、绿灯的指示状态；2、设置一组数码管，能实现正常的倒计时功能，显示允许通行的时间，显示时间红灯为35秒、绿灯为50秒、黄灯为5秒。3、能实现特殊状态的功能。如出现特殊情况时，比如碰到紧急情况，需要优先放行车辆时，东西、南北方向上的批示灯均显示为红灯，倒计时停止，并保持原来的状态。当特殊运行状态结束后，计数器便恢复，开始玻常计数。4、要求用VHDL语言或原理图的方法设计符合上述要求的电路，会正确划分模块并用层次化设计方法设计该电路。三、课程设计模块划分及各部分功能显示主控制器计数器置数器四、各模块设计1、主控制器的设计该模块：其为整个设计的核心部分，同两个部分构成，即东西方向两部分，要求用来实现红灯、黄灯、绿灯的交替循环点亮，并实现时间的倒计时。假设东西方向亮灯的顺序为绿灯、黄灯、红灯、，南北方向亮灯的顺序为红灯、绿灯、黄灯。显然，这两个模块基本雷同，只要设计好一个模块，另一个稍做修改就可实现。程序如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity cont is port(clk:in std_logic; r,y,g:out std_logic; th,tl:out std_logic_vector(3 downto 0);end cont; architecture cont_aa of cont is type rgy is(yellow,green,red); begin process(clk) variable a:std_logic; variable thh,tll:std_logic_vector(3 downto 0); variable state:rgy; begin if(clkevent and clk=1)then case state is when green=if(a=0)then thh:=0011; tll:=0100; a:=1; g=1; rif(a=0)then thh:=0100; tll:=1001; a:=1; r=1; yif(a=0)then thh:=0000; tll:=0100; a:=1; y=1; g=0; else if not(thh=0000 and tll=0001)then if(tll=0000)then tll:=1001; thh:=thh-1; else tll:=tll-1; end if; else thh:=0000; tll:=0000; a:=0; state:=red; end if; end if ; end case; end if; th=thh; tl=tll; end process; end cont_aa;经过编译校验后生成如下模块：2、产生对数码管的片选信号模块LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;USE IEEE.STD_LOGIC_unsigned.ALL;ENTITY sele IS PORT(clk:IN std_logic; sel:OUT std_logic_vector(2 downto 0); END sele; ARCHITECTURE seleaa OF sele Is BEGIN PROCESS(clk) VARIABLE tmp:std_logic_vector(2 downto 0 ); BEGIN IF(clkevent AND clk=1) THEN IF(tmp=000)THEN tmp:=001; ELSIF(tmp=001)THEN tmp:=100; ELSIF(tmp=100) THEN tmp:=101; ELSIF(tmp=101) THEN tmp:=000; END IF;END IF ;sel=tmp;END PROCESS;END sele_aa;经过编译校验后生成如下图的模块：3、将不同数码管要显示的数据与片选信号送到端口的模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ch isPORT(sel:IN std_logic_vector (2 downto 0); d0,d1,d2,d3:IN std_logic_vector(3 downto 0); q:OUT std_logic_vector(3 downto 0);end ch;ARCHITECTURE ch_aa OF ch ISBEGINprocess(sel)begin IF (sel=000) THEN q=d0; ELSIF (sel=100) THEN q=d2; ELSIF (sel=101) THEN q=d3; ELSE qq:=1111110; when 0001=q:=0110000; when 0010=q:=1101101; when 0011=q:=1111001; when 0100=q:=0110011; when 0101=q:=1011011; when 0110=q:=1011111; when 0111=q:=1110000; when 1000=q:=1111111; when others=q:=1111011;end case; q0=q(0); q1=q(1); q2=q(2); q3=q(3); q4=q(4); q5=q(5); q6=q(6); end process;end disp_aa; 经编译校验后生成如下图的模块：5、紧急情况与正常的转换模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity aa isport(a:in std_logic;b:out std_logic);end aa;architecture aaaa of aa isbeginprocess(a)variable c:std_logic;beginif(aevent and a=1)thenc:=not c;end if;b=c;end process;end aaaa;经编译校验后生成如下图所示模块6、紧急情况倒计时的倒计时闪烁模块library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fp isport(clk:in std_logic; a:out std_logic);end fp;architecture fp_aa of fp isbeginprocess(clk)variable i:integer range 0 to 2499;variable aaa:std_logic;beginif(clkevent and clk=1)thenif(i=2499)theni:=0;aaa:=not aaa;elsei:=i+1;end if;end if;am16,y=m17,g=m18,th=m5,tl=m4); u5:cont port map(clk,r=m19,y=m20,g=m21,th=m7,tl=m6); u6:fp port map(clk,m22); u7:aa port map(input,m23); u8:n port map(m23,m24); u9:ora port map(m23,m22,m25); u10:yumen port map(a=m24,b=m18,q=g1); u11:yumen port map(a=m24,b=m21,q=g2); u12:yumen port map(a=m24,b=m17,q=y1); u13:yumen port map(m24,m20,y2); u14:huo port map(m23,m16,r1); u15:huo port map(m23,m16,r2); u16:yumen port map(m25,m9,q0); u17:yumen port map(m25,m10,q1); u18:yumen por