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浅谈封装结构研发趋势浅谈封装结构研发趋势 $ h$ T$ r( l9 I5 r7 , / i# s F f) m一、前 言 + h E3 n lS7 U6 p虽然目前的封装量产主体仍以DIP、SOP/TSOP、QFP/TQFP与BGA等传统封装为主。然为满足产品轻、薄、短、小与系统初步整合的需求，各样式的封装结构推陈出新。其中能符合轻薄短小与高密度要求的晶圆级封装（wafer level packaging，WLP）与3D封装渐渐受到重视。无论晶圆级封装或3D封装，其结构型态经常需因客户端之要求而有所变化。如何增强研发能力以缩减封装开发流程并提高结构体之长时可靠度与提高组装良率以面对Time-to-Market的要求，对国内大多数以代工为主的封装厂而言不啻是一项严苛的挑战。然而WLP推行多年至今，各厂家所提出多种的晶圆级封装结构中，其封装与组装良率仍待提升，且应用在较大尺寸之产品如128MB DRAM的长时可靠度不良，及相关的测试如、低成本之wafer level probing与burn-in技术仍待解决为其于应用上的主要障碍。3D封装为SIP（system in packaging）的一种，其应用除电子封装外亦可用于光电、微机电（MEMS）与RF封装等。3D封装结构虽可有效率的缩减封装面积并可将系统作一初步之整合，然其与平面式MCM（Multi-Chip Module）相同的需面对组装良率的挑战。其系统组合良率将随着整合组件数目的增加而快速下降。 如何增进组合良率及其可重工性为3D封装之重要课题。本文将对3D与WLP封装的发展做一概述。# l( y* q/ j3 0 w+ K$ I6 Ld$ h/ n6 X# E% U7 v% a4 $ L6 P) W |/ N5 n/ w m; 9 二、3D封装/ R+ X* v/ c. I+ H% ; o/ % j, o0 x# . r3D 封装有其结构上的优点，如其可将4颗128MB DRAM封装在一起即可成为一颗512MB DRAM，同理、4颗256MB DRAM亦可封装成一颗1GB DRAM。这种新一代之封装结构于实际应用上有其不可忽视之利基，国内厂家如南茂科技与盛开科技已有相关产品量产。此外、3D封装亦可将不同型态之芯片与MEMS、光学及RF组件结合在一起以增高其封装效率与电性/感测特质。3D 封装之范例如Sharp 将一颗16-MB Flash Memory与一颗2-MB SRAM 以堆栈方式封装成一颗CSP（Chip Scale Packaging）、NEC与3D-Plus的3M内存模块、Irvine Sensors的3D 封装结构(图一)、Staktek Co. 的堆栈式封装制程与高速缓存模块（图二）、Intel的Stacked CSP BGA（图三）及南韩LG半导体厂亦以堆栈法将两颗64-MB DRAM封装成一颗具128-MB 功能的封装体。于未来电子相关产品与电子封装结构的趋势观来，结合芯片尺寸封装、 覆晶与晶圆级封装的新一代3D封装技术之实用性已快速提升。8 y E! Y9 z8 n) 8 K* u4 F% O; B# O% D# C7 V A! T) W3D封装一般可分为下列六种基本型态，(1)于个别封装完成后再进行堆栈，其中Staktek Co.为其代表(如图二)，(2)以焊线接合方式，其中Sharp、Fujitsu与Intel皆有相关产品（如图三），(3)以锡球形式进行堆栈（如图四），(4)Silicon-on-Silicon之接合型态，如以wafer bonding方式接合之封装，(5)以软板型态折叠而成之3D封装，与（6）混合型态，如焊线与锡球混合、3D与平面式MCM结合而成的SIP等。3D封装虽可有效的缩减封装面积与进行系统的初步整合，然其结构较复杂且散热设计、电性特性、翘曲度及可靠度控制与组合良率等皆比单一芯片封装更具挑战度。就目前所采用的结构观之，大多数的3D封装皆不具可重工性。为提升组合良率，KGD（known good die）的要求将很难避免。对3D封装而言如何增进其可重工性实为一重要且待积极改善的课题。目前国内大多数之3D封装皆采焊线连接式，将两个芯片上下堆栈后以SOP或BGA方式封装为主，两个芯片以上的3D封装在国内上尚不多见。3 i1 p# j9 L# L5 A. T9 K) c4 m: I; j- * l; d, q1 S2 e三、晶圆级封装( f k5 _, n7 N/ a0 d/ L9 D/ S* i, W* k% x0 q P/ qL自美国Sandia实验室发表其第一颗晶圆级封装（miniBGA，图五）至今已近十年。晶圆级封装种类繁多不胜枚举，如ShellCase的ShellOP ShellBGA、Fujitsu的SuperCSP、FCT的UltraCSP、ChipScale Inc. 的MSMT & MGA与Tessera的WLCSP等。WLP与常见的覆晶封装（Flip Chip）主要的不同在于其缓冲层之设计与不需充填底胶(Underfill)。因少了underfill的保护，若结构设计不佳则WLP封装会因为芯片与基板间的热膨胀量不匹配而导致过高之热应力/应变而提早破坏。因此晶圆级封装最主要的设计概念之一就是借着适当的结构缓冲层及锡球几何控制与布置之设计，来降低层间热应力/应变以增加缓冲层、线路与锡球之可靠度。9 d$ k* 4 q: v( X# K+ N8 F s4 w: k/ Y B. 2 ?6 F% c; c由已知的结构观之，SuperCSP利用保护层(Encapsulant)以及铜柱(Copper post)来减小因热膨胀系数差异而造成的热应力/应变，以增加此晶圆级封装结构的可靠度。UltraCSP与ShellCase的晶圆级封装皆不具有较佳的应力缓冲层。以上三种结构虽具有降低热应力/应变之缓冲层设计但并不完整，因此当封装体具有较大DNP (Distance from Neutral Point) 时，将面临长时可靠度之考验。Tessera的晶圆级封装结构，虽其应力缓冲层结构甚佳但制程困难。综合近年来的晶圆级封装发展趋势而论，尽管有相当多之封装结构提出，然而就其所提供的测试环境与数据看来，WLP于大尺寸（如、10mm X 10mm）的封装上，其可靠度仍无法于 -55oC 125 oC或-40oC 125 oC的加速热循环测试（ATCT）环境下通过1000循环的考验。WLP至今仍尚未普及，其最大的障碍之一在于无法提高其于大DNP时之结构可靠度。如何增进晶圆级封装结构之长时可靠度以符合应用面之要求有进一步深入探讨之必要。- Z RK G$ k6 n$ G+ l# o- d- z5 V1 q$ 覆晶结构因为有着underfill的保护因此其并无太大可靠度上的问题，其结构着重于已发展相当成熟的UBM、redistribution与bumping制程。Underfill虽可提高覆晶封装之可靠度，但亦造成其结构的不可重工性。对RF封装而言，underfill将会降低其效能。前面提过WLP与覆晶结构最大的不同点在于缓冲层与锡球等结构的设计。封装体之长时可靠度与其结构组成、各组件之几何尺寸、材料特性、锡球布置、垫片开口与开口型态（SMD 或NSMD）等设计参数相关。晶圆级与3D封装之I/O布置、锡球型态、间距与尺寸经常因客户端的需求而变更设计。若以DOE（Design on Experiment）的方式进行晶圆级/3D封装设计，因设计参数组合繁多则大量的试片制造势难避免，且DOE经常需经历数个巡回才可订出较佳规格。另、芯片之取得、实验载具制造、光罩、测试板与TC（Thermal Cycling）测试等，都将耗费大量的时间与研发经费。以DOE进行新型封装开发的方式或许以技转为目标的Flip Chip Technologies （KS） 与Tessera等公司可以为之，国内的大多封装厂皆无法为了某一种特定的晶圆级封装而从事如此庞大之研发。从研发的角度看来DOE总予人一种土法炼钢的感觉，经常从试片中看到了一些破坏现象却不知其物理行为与原因为何，为了解决此一现象于是又制造了另一批改良试片再试误一次。按过去美国Motorola的经验，以DOE进行手机开发至少需耗时两年才可完成，如此将无法满足time-to-market的需求。以仿真分析方式深入了解结构于各种环境下之物理行为以进行设计改良，并于设计参数选定后再搭配测试实验进行验证为目前世界级各大厂研发之主流。然分析所采用之方法、流程、结果判读及其误差与可信度与研发人员之专长是否相符及其素质息息相关。研发人员是否可适任此一研发主流不可不慎思。 s+ y: / f# a0 X* L 9 m% ) T% C0 T5 7 L许多类型的厂家如半导体厂、bumping house与封装厂等皆可从事WLP的制造。国内许多以bumping制程为主的厂家若欲从事WLP的自我研发，则必须引进有观念与有经验的力学专才以祢补bumping制程与WLP之间的研究人力空隙。如此才有机会克服结构可靠度的问题与缩短开发时程。许多厂家花了大量的人力、金钱与时间以类DOE的方式进行WLP的开发，其开发出来的结构有形而无神，产品的外观相当吸引人但依旧无法跨过可靠度测试与良率的鸿沟，至为可惜。就自我开发的WLP而言（技转除外），世界各大厂的研发团对都尚无法完全克服的问题，我们如果认为可以达成，那么一定有些击败他们的理由，执行计画前自我的认知是否充足值得深思。8 x! Z) U5 W/ P! c, X# 1 $ i9 k Y* 9 b2 EWLP至今除可靠度外尚有一亟待解决的测试技术障碍，也就是burn-in测试。一般而言WLP的锡球直径大约在400mm左右，各颗锡球间的高低差可高达数十mm，这个值远高过覆晶结构的锡球高低差。由于成本竞争上的考量，WLP的burn-in大多舍弃socket型态的测试而改采用wafer level burn-in型式。目前所推出的wafer level burn-in结构多采垂直式探针，这种型式的测试方法于锡球不平整的情况下显然有些锡球会先接触到探针，如此将造成过大的局部受力而导致芯片组件的破坏。此类型的探针结构是否可于不平整的锡球高低情况下退缩数十mm而不造成某些锡球与垫片承受过大应力，值得探讨。就测试的角度观之，WLP的锡球体积控制必须相当精准以避免于测试时造成不必要的破坏。一般而言、probe card能overdrive多少，除了与probe card本体结构相关外亦与受测之封装结构的局部区域能承受多少力量有关。影响到力量的参数如探针强度、probe card的基板强度与缓冲机制、WLP的锡球及垫片大小、缓冲层材质/厚度与芯片厚度等。同一片测试卡于测试不同封装结构或锡球/垫片大小时都必须经过力量的估算以免造成意想不到的芯片破坏。有些微裂纹或许初期不易测出，但已埋下曰后加速破坏的因子。Wafer level burn-in仍有许多亟待改善之处，其技术门槛相当的高，欲从事此一产品开发的厂家应仔细评估自己的制程与研发团队是否足以胜任与真正的了解其技术障碍何在。 WLP于小尺寸芯片（如、6mm X 6mm以下）及不要求burn-in的产品应用上仍占有极大的制造成本与尺寸优势。因其拥有不需要underfill保护的特性，因此具有极佳的可重工性。若将其应用于MCM、3D封装、MEMS与光电翟畸合系统上，不但可缩减尺寸亦可解决系统不可重工性的问题。3 X# Y$ D+ A9 n1 i3 e% H8 _, l3 - n1 z! X四、结语- D# i6 B# j* Y9 I2 E: P1 g( k R- ( d% J+ z晶圆级与3D封装于未来所扮演之角色曰益重要。因其标准尚未建立（如球距），许多参数需自己决定。一般而言、除了内存型态的产品，其它产品的结构型态经常需因客户端之要求而有所变化，此一特质需要较成熟的研发团对才可顺利因应。然若仍以纯DOE之方式进行封装设计将无法面对Time-to-Market的要求，亦无法有效掌握最佳的设计参数，最后将丧失竞争性或无法达成客户要求而落寞退出。以分析设计方式进行快速与精准的产品开发实有其必要性。然值得