人体承重骨替换用碳_碳复合材料的研究现状.doc

多位加法器的原理及其应用姓 名：胡智慧 学号：20095044053单 位：物理电子工程学院 专业：电子科学与技术 指导老师： 涂友超 职称：副教授 摘 要：两个二进制之间的算术运算无论是加减乘除，目前在数字计算机中都是化为若干步加法运算进行的，因此，加法器是构成运算器的基本单元。了解加法器的原理及其应用是必要的。本文主要介绍了串行进位与超前进位加法器的原理以及其集成芯片的外部特性和逻辑符号，并从不同方面对加法器进行了应用。关键词：串行加法器；超前进位加法器；原理及应用；More addition of principle and its applicationareAbstract: The two binary arithmetic in addition, subtraction, multiplication in the digital computer can be turned into a numberis now of steps in an adder, therefore, the adder is the basic of unit.It is necessary to understand the principle and application. This paper mainly introduces the principle of Serial Adder and Carry Look-ahead Adder ,and its integration of the chip external features and logic, and in different ways to add to the application.Key words: Serial Adder;Carry Look-ahead Adder; Principle and application绪论众所周知计算机的运算原理归根结底是通过1和0的变换实现的事实上在运算的过程中硬件只懂得1和0的变换，而数字系统的基本任务之一便是进行算术运算，而且，加法器也是构成运算器的基本单元。但仅仅由一位二进制数相加构成的半加器是不能满足现代社会发展需要的。因而，由多为二进制数相加（除了最低位以外）并且每一位都要考虑来自低位进位的全加器的原理及应用是必要的。加法器可由全加器构成，当有n位二进制数相加时就需要n个全加器构成并行加法器。按进位方式不同，常分为串行进位加法器与超前进位加法器两种。下面就介绍一下这两种加法器。1. 串行加法器若每一位的相加结果都等到低一位的进位产生以后才能建立起来，像这种结构的电路称为串行加法器。1.1串行加法器的原理下面以四位串行加法器为例来说明串行加法器原理，其原理图如图1： 图1 四位串行加法器此四位串行加法器是由四个全加器构成的，出最低位不用考虑进位，将这四个全加器串联起来，低位全加器的进位输出连到相邻高位的全加器进位输入，也即：，实现了四位二进制数相加。1.2串行进位二进制加法器的特点被加数和加数的各位能尽管能同时并行到达各位的输入端，而各位全加器的进位输入则是按照由低位向高位逐级串行传递的，各进位形成一个进位链1。由于每一位相加的和都与本位进位输入有关，所以，最高位必须等到各低位全部相加完成并送来进位信号之后才能产生运算结果。显然，这种加法器的缺点就比较明显，即：运算速度较慢，而且位数越多，速度就越低。由上面的原理图可以看出：此种加法器的电路结构比较简单，因而在对运算速度要求不高的设备中，经常采取此种加法器。这即是串行进位二进制加法器的优点。2. 超前进位加法器为了提高加法器的运算速度，必须设法减小或去除由于进位信号逐级传送所花的时间，使各位的进位直接由加数和被加数来决定，而不需依赖低位进位。根据这一思想设计的加法器称为超前进位(又称先行进位)二进制加法器2。2.1.超前进位加法器的原理由于加到第i位的进位输入是这两个加数第i位以下各位状态的函数，所以第i位的输入信号一定可以由和唯一确定。根据这个原理，下面具体分析一下这些超前进位信号产生原理，从下图2所示全加器真值表可以看出， 输 入输 出ABCISCO0000000110010100110110010101011100111111 图2 全加器的真值表在两种情况下会产生进位输出信号。第一种情况：，这时CO=1。第二种情况：A+B=1且（CI）=1，也产生（CO）=1的信号，把来自低位的进位信号（CI）直接送到进位输出端（CO）。实际上在AB=1时同样也可以将CI直接传送到输出端。于是两个多位数中第i位相加产生的进位输出可表示为 （1）若将定义为进位生成函数，同时将定义为进位传输函数，则式（1）可改写为： （2）将上式展开后得到：= = = （3）从全加器的真值表写出低i位和Si的逻辑式得到： （4）有时也将上式变换为异或函数，化简可得下式： （5）根据（3）和（5）式构成四位超前进位加法器74LS283，其图如图3所示： 图3 四位超前进位加法器74LS283下面以四位超前进位74LS283加法器来具体说明超前进位加法器的原理，现以第一位（i=1）为例，分析一下它的逻辑功能。门G22的输出X1、门G23的输出Y1及和S1分别为可见，和S1的结果与式（3）和（5）完全相符。也即可以实现四位数的二进制的超前进位。2.2超前进位加法器的特点被加数和加数的各位能同时并行到达各位的输入端，并且各位的进位直接由加数和被加数来决定，而不需依赖低位进位，因而减小甚至去除由于进位信号逐级传送所花的时间。由此可知，超前进位加法器的优点也即是运算的速度比较快，可用于多位数的运算。由上面的原理图可知，超前进位加法器的电路结构比较复杂，特别是位数越多，复杂程度也急剧上升，不易于大规模集成，这即是超前进位加法器的最大的缺点、不足。3. 多位加法器集成芯片的外部特性和逻辑符号3.1多位加法器集成芯片的外部特性串行加法器集成芯片T692芯片为例，超前进位加法器芯片以T693芯片4为例，其图如5所示： 图5 T692，T693的管脚排列图其外部特性为：A4、A3、A2、A1 - 二进制被加数；B4、B3、B2、B1 - 二进制加数；F4、F3、F2、F1 - 相加产生的和数；C0 - 来自低位的进位输入；FC4 - 向高位的进位输出。3.2多位加法器集成芯片的逻辑符号四位二进制加法器逻辑符号如图6所示： 图6 T692，T693逻辑符号4. 多位加法器的应用二进制并行加法器除实现二进制加法运算外，还可实现代码转换、二进制减法运算等功能5。下面举例说明。例1 用4位二进制并行加法器设计一个将8421码转换成余3码的代码转换电路6。解： 根据余3码的定义可知，余3码是由8421码加3形成的代码。所以，用4位二进制并行加法器实现8421码到余3码的转换，只需从4位二进制并行加法器的输入端A4、A3、A2和A1输入8421码，而从输入端B4、B3、B2和B1输入二进制数 0011，进位输入端C0接上0，便可从输出端F4、F3、F2和F1得到与输入8421码对应的余3码。其逻辑电路图如图7所示： 图7逻辑电路图例4 用4位二进制并行加法器设计一个用余3码表示的1位十进制数加法器7。 解 根据余3码的特点，两个余3码表示的十进制数相加时，需要对相加结果进行修正。修正法则是：若相加结果无进位产生，则和需要减3；若相加结果有进位产生，则和需要加3。据此，可用两片4位二进制并行加法器和一个反相器实现给定功能，逻辑电路图如图8所示。其中，片用来对两个1位十进制数的余3码进行相加，片用来对相加结果进行修正。修正控制函数为片的进位输出FC4，当FC4=0时，将片的和输出送至片，并将其加上二进制数1101(即采用补码实现运算结果减二进制数0011)8；当FC4=1时，将片的和输出送至片，并将其加上二进制数0011，片的和输出即为两余3码相加的和数。 图8逻辑电路图结束语本文主要通过阐述串行加法器和超前进位加法器的原理及应用，两者各有不同的优缺点，不同的电路选择不同加法器，既保证了运算的速度又避免了不必要的资源浪费。参考文献：1阎石数字电子技术基础（第五版）M北京：高等教育出版社，2006：1921972刘培植数字电路与逻辑设计M北京