异步清零和同步时钟使能的4位加法计数器.doc

Error (10482): VHDL error at CNT4.vhd(18): object COUNT is used but not declared异步清零和同步时钟使能的4位加法计数器一、实验目的：学习计数器的设计、仿真和硬件测试，进一步熟悉VHDL设计技术。二、实验原理本试验中所要设计的计数器，由4位带异步清零的加法计数器和一个4位锁存器组成。其中，rst是异步清零信号，高电平有效；clk是计数时钟，同时也是锁存信号；ENA为计数器输出使能控制。当ENA为1时，加法计数器的输出值加载于锁存器的数据端，；当ENA为0时锁存器输出为高阻态。当计数器输出“1111”时，进位信号COUT为“1”。三、 实验内容 1） 画出该计数器的实体框图02） 用VHDL语言完成上述计数器的行为级设计。-程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4 IS PORT (RST,CLK,ENA:IN STD_LOGIC; COUT: OUT STD_LOGIC; OUTY :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END CNT4;ARCHITECTURE behv OF CNT4 ISBEGIN PROCESS (RST,ENA,CLK) VARIABLE CQI :STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN IF RST=1 THEN CQI :=(OTHERS =0); ELSIF CLKEVENT AND CLK=1 THEN IF ENA =1 THEN IF CQI 0); END IF; END IF;END IF; IF CQI =15 THEN COUT=1;ELSE COUT =0;END IF; OUTY =CQI;END PROCESS;END behv;3） 用QuartusII对上述设计进行编译、综合、仿真，给出其所有信号的仿真波形和时序分析数据。-仿真波形：引脚锁定：信号旧试验箱新试验箱No.5管脚号连接的器件管脚号连接的器件clk43Clk1153CLK2rst35开关2234键2ena30开关1233键1Outy(3)29LED121LED1Outy(2)28LED112LED2Outy(1)27LED103LED3Outy(0)25LED94LED4cout23LED76LED6LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4 IS PORT (A,CLK,B:IN STD_LOGIC; COUT: OUT STD_LOGIC; Y :OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END CNT4;ARCHITECTURE behav OF CNT4 ISSIGNAL CQI: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS (A,B,CLK)BEGIN IF A=1 THEN CQI = 0000;Y = 0000;COUT=0; ELSIF CLKEVENT AND CLK=1 THEN IF B =1 THEN CQI=CQI+1; END IF;END IF;