数字逻辑实验报告综合版.docx

基于Libero的数字逻辑仿真实验1. 基本门电路一、实验目的1、了解基于Verilog的基本门电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。二、实验环境Libero仿真软件。三、实验内容1、参考4.1基本门电路实验掌握Libero软件的使用方法。2、参考74HC00的实验，完成74HC00、74HC02、74HC04、74HC08、74HC32、74HC86相应的设计、综合及仿真3、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个）的综合结果，以及相应的功能仿真结果。4、自选一个器件演示其布线后仿真过程。四、实验结果和数据处理1、模块及测试平台代码清单74HC32：(a) 模块代码/ main.vmodule HC32(a,b,y); input 4:1a,b; output4:1y; assign y=a|b;endmodule(b) 测试平台代码/ testbench.vtimescale 1ns/1nsmodule testbench; reg 4:1a,b; wire 4:1y; HC32 ul(a,b,y); initial begin a=4b0000;b=4b0001; #10 b=b1; #10 b=b1; #10 b=b1; #10 b=bDataB) begin QAGB=1;QASB=0;QAEB=0; end else if(DataADataB) begin QAGB=0;QASB=1;QAEB=0; end else if(IAGB&!IASB&!IAEB) begin QAGB=1;QASB=0;QAEB=0; end else if(!IAGB&IASB&!IAEB) begin QAGB=0;QASB=1;QAEB=0; end else if(IAEB) begin QAGB=1;QASB=0;QAEB=0; end else if(IAGB&IASB&!IAEB) begin QAGB=0;QASB=0;QAEB=0; end else if(!IAGB&!IASB&!IAEB) begin QAGB=1;QASB=1;QAEB=0; end endendmoduleb) 测试平台代码/ test.vtimescale 1ns/1nsmodule testbench; reg A3,A2,A1,A0,B3,B2,B1,B0; reg IAGB,IASB,IAEB; wire QAGB,QASB,QAEB; initial begin A3=1; repeat(20) #20 A3=$random; end initial begin A2=0; repeat(20) #20 A2=$random; end initial begin A1=0; repeat(20) #20 A1=$random; end initial begin A0=1; repeat(20) #20 A0=$random; end initial begin B3=0; repeat(20) #20 B3=$random; end initial begin B2=1; repeat(20) #20 B2=$random; end initial begin B1=0; repeat(20) #20 B1=$random; end initial begin B0=0; repeat(20) #20 B0=$random; end initial begin IAGB=0; repeat(10) #40 IAGB=$random; end initial begin IASB=0; repeat(10) #40 IASB=$random; end initial begin IAEB=0; repeat(10) #40 IAEB=$random; end HC85 ul(.A3 (A3),.A2 (A2),.A1 (A1),.A0 (A0),.B3 (B3),.B2 (B2),.B1 (B1),.B0 (B0),.IAGB (IAGB),.IASB (IASB),.IAEB (IAEB),.QAGB (QAGB),.QASB (QASB),.QAEB (QAEB); initial begin #400 $finish; endendmodule2、第三次仿真结果（布局布线后）3. 时序逻辑电路一、实验目的1、了解基于Verilog的时序逻辑电路的设计及其验证。2、熟悉利用EDA工具进行设计及仿真的流程。二、实验环境Libero仿真软件。三、实验内容1、参考74HC00，完成74HC74、74HC112、74HC161、74HC194相应的设计、综合及仿真。2、演示74HC161布线后仿真过程。四、实验结果和数据处理1、74HC161的模块及其测试平台代码a) 模块代码：/main.vmodule HC161(CP,CEP,CET,MR,PE,Dn,Qn,TC); input CP; input CEP,CET; output 3:0Qn; input MR; input PE; input 3:0Dn; output reg TC; reg 3:0qaux; always (posedge CP) begin if(!MR) qaux=4b0000; else if(!PE) qaux=Dn; else if(CEP&CET) qaux=qaux+1; else qaux=qaux; end always (posedge CP) begin if(CET) if(qaux=4b1111) TC=1b1; else TC=1b0; end assign Qn=qaux;endmoduleb) 测试平台代码：/test.vtimescale 1ns/1nsmodule test161; reg CP,CEP,CET,MR,PE; reg 3:0Dn; wire 3:0Qn; wire TC; initial begin CP=0; end parameter DELY=20; always #(DELY/2) CP=CP; initial begin CEP=0; repeat(20) #20 CEP=1; end initial begin CET=0; repeat(20) #20 CET=1; end initial begin MR=0; repeat(20) #20 MR=1; end initial begin PE=0; repeat(20) #20 PE=1; end initial begin Dn=0; repeat(20) #20 Dn=$random; end HC161 u161 ( .CP (CP), .CEP (CEP), .CET (CET), .MR (MR), .PE (PE), .Dn (Dn), .Qn (Qn), .TC (TC) );endmodule2、第三次仿真结果（布局布线后）4. 组合逻辑电路综合实验（三人组队）队友：何志毅，余晰然烧录实验指导书P112 “5.1.3-1编码器扩展实验”，并演示实验结果。注：以拨位开关为输入，八段显示数码管或显示LED为输出注：扩展板上的部分元件引脚与FPGA引脚之间的对应关系SEG2_aFPGA_76SEG2_bFPGA_77SEG2_cFPGA_78SEG2_dFPGA_79SEG2_eFPGA_80SEG2_fFPGA_81SEG2_gFPGA_82SEG2_dpFPGA_83DIG1FPGA_84DIG2FPGA_85DIG3FPGA_86DIG4FPGA_90实验结果：5. 时序逻辑电路综合实验（三人组队）队友：何志毅，余晰然(1) 记录教材P371“Moore机设计方法的自动售货机”或者P365“检测是否连续输入3个或以上的1”的“三Always模块方式”的综合前，综合后，布线后的波形图。简单说明其工作过程。“Moore机设计方法的自动售货机”综合前：综合后：布局布线后：它的工作过程：这个Moore机自动售货机一共有五个状态：S0：初始状态，未投币或者已取商品；S1：投币五角，等待继续投币；S2：投币一元，等待继续投币；S3：投币1.5元，等待继续投币；S4：投币两元或以上，出货品，余额为所投总金额减去商品价格。当当前状态为S0时，若投入1.5元，则进入S3状态，若投入1元，则进入S2状态，若投入0.5元，则进入S1状态，其他情况则还是停留在当前，即S0状态；当当前状态为S1时，若投入1.5元，则进入S4状态，若投入1元，则进入S3状态，若投入0.5元，则进入S2状态，其他情况则还是停留在当前，即S1状态；当当前状态为S2状态，若投入1或者1.5元，则进入S4状态，若投入0.5元，则进入S3状态，其他情况则停留在当前，即S2状态；当当前状态为S3状态，若投入0.5、1或者1.5元，则进入S4状态，否则停留在当前，即S3状态；若当前状态为S4，不管是否继续投币，都会出货品，并转入S1状态，余额为投入的总金额减去商品的价格，至此，完成了一次交易。以上就是对它工作过程的简述。(2) 烧录实验指导书“5.2.3-2 跑马灯设计”或者“5.2.3-3 四位数码管扫描显示电路”或者