推挽输出、开漏输出、OC、OD、线或、线与、竞争、冒险、毛刺.pdf

推挽输出 开漏输出 OC OD 线或 线与 竞争 冒险 毛刺 推挽输出与开漏输出的区别推挽输出与开漏输出的区别 推挽输出 可以输出高 低电平 连接数字器件 开漏输出 输出端相当于三极管的集电极 要得到高电平状态需要上拉电阻 才行 适合于做电流型的驱动 其吸收电流的能力相对强 一般 20ma 以内 推挽结构一般是指两个三极管分别受两互补信号的控制 总是在一个三极管 导通的时候另一个截止 要 实现 线与 需要用 OC open collector 门电路 是两个参数相同的三 极管或 MOSFET 以推挽方式存在于电路中 各负责正负半周的波形放大任务 电 路工作时 两只对称的功 率开关管每次只有一个导通 所以导通损耗小 效率高 输出既可以向负载灌电流 也可以从负载抽取电流 开漏电路特点及应用 开漏电路特点及应用 在电路设计时我们常常遇到开漏 open drain 和开集 open collector 的概念 所谓开漏电路概念中提到的 漏 就是指 MOSFET 的漏极 同理 开集电路 中的 集 就是指三极管的集电极 开漏电路就是指以 MOSFET 的漏极为输出的 电路 一般的用法是会在漏极外部的电路添加上拉电阻 完整的开漏电路应该由 开漏器件和开漏上拉电阻组成 如图 1 所示 王 11 09 23 10 32 2 0 11 0 9 2 3 常州梓铭 王 图 1 组成开漏形式的电路有以下几个特点 1 利用外部电路的驱动能力 减少 IC 内部的驱动 或驱动比芯片电源电压高的 负载 当 IC 内部 MOSFET 导通时 驱动电流是从外部的 VCC 流经 R pull up MOSFET 到 GND IC 内部仅需很下的栅极驱动电流 如图 1 2 可以将多个开漏输出的 Pin 连接到一条线上 形成 与逻辑 关系 如 图 1 当 PIN A PIN B PIN C 任意一个变低后 开漏线上的逻辑就为 0 了 这 也是 I2C SMBus 等总线判断总线占用状态的原理 如果作为输出必须接上拉电 阻 接容性负载时 下降延是芯片内的晶体管 是有源驱动 速度较快 上升延 是无源的外接电阻 速度慢 如果要求速度高电阻选择要小 功耗会大 所以负 载电阻的选择要兼顾功耗和速度 3 可以利用改变上拉电源的电压 改变传输电平 如图 2 IC 的逻辑电平由电 源 Vcc1 决定 而输出高电平则由 Vcc2 上拉电阻的电源电压 决定 这样我们 就可以用低电平逻辑控制输出高电平逻辑了 这样你就可以进行任意电平的转 换 例如加上上拉电阻就可以提供 TTL CMOS 电平输出等 图 2 4 开漏 Pin 不连接外部的上拉电阻 则只能输出低电平 因此对于经典的 51 单 片机的 P0 口而言 要想做输入输出功能必须加外部上拉电阻 否则无法输出高 电平逻辑 一般来说 开漏是用来连接不同电平的器件 匹配电平用的 5 标准的开漏脚一般只有输出的能力 添加其它的判断电路 才能具备双向输 入 输出的能力 6 正常的CMOS输出级是上 下两个管子 把上面的管子去掉就是OPEN DRAIN 了 这种输出的主要目的有两个 电平转换 线与 7 线与功能主要用于有多个电路对同一信号进行拉低操作的场合 如果本电路不 想拉低 就输出高电平 因为 OPEN DRAIN 上面的管子被拿掉 高电平是靠外 接的上拉电阻实现的 而正常的 CMOS 输出级 如果出现一个输出为高另外 一个为低时 等于电源短路 8 OPEN DRAIN 提供了灵活的输出方式 但是也有其弱点 就是带来上升沿的延 时 因为上升沿是通过外接上拉无源电阻对负载充电 所以当电阻选择小时延时 就小 但功耗大 反之延时大功耗小 所以如果对延时有要求 则建议用下降沿 输出 应用中需注意 应用中需注意 1 开漏和开集的原理类似 在许多应用中我们利用开集电路代替开漏电路 例如 某输入Pin要求由开漏电路驱动 则我们常见的驱动方式是利用一个三极 管组成开集电路来驱动它 即方便又节省成本 如图 3 2 上拉电阻 R pull up 的阻值决定了逻辑电平转换的沿的速度 阻值越大 速 度越低功耗越小 反之亦然 Push Pull 输出就是一般所说的推挽输出 在 CMOS 电路里面应该较 CMOS 输 出更合适 因为在 CMOS 里面的 push pull 输出能力不可能做得双极那么 大 输出能力看 IC 内部输出极 N 管 P 管的面积 和开漏输出相比 push pull 的高 低电平由 IC 的电源低定 不能简单的做逻辑操作等 push pull 是现在 CMOS 电路里面用得最多的输出级设计方式 当然 open drain 也不是没有代价 这就是输出的驱动能力很差 输出的驱 动能力很差的说法不准确 驱动能力取决于 IC 中的末级晶体管功率 OD 只是带 来上升沿的延时 因为上升沿是通过外接上拉无源电阻对负载充电的 当电阻选 择小时延时就小 但功耗大 反之延时大功耗小 OPEN DRAIN 提供了灵活的输 出方式 但也是有代价的 如果对延时有要求 建议用下降沿输出 电阻小延时小的前提条件是电阻选择的原则应在末级晶体管功耗允许范围 内 有经验的设计者在使用逻辑芯片时 不会选择 1 欧姆的电阻作为上拉电阻 在脉冲的上升沿电源通过上拉无源电阻对负载充电 显然电阻越小上升时间越 短 在脉冲的下降沿 除了负载通过有源晶体管放电外 电源也通过上拉电阻和 导通的晶体管对地 形成通路 带来的问题是芯片的功耗和耗电问题 电阻影响 上升沿 不影响下降沿 如果使用中不关心上升沿 上拉电阻就可选择尽可能的 大点 以减少对地通路的 电流 如果对上升沿时间要求较高 电阻大小的选择 应以芯片功耗为参考 一 什么是OC OD一 什么是OC OD 集电极开路门 集电极开路 OC 或源极开路 OD open drain 是漏极开路输出的意思 相当于集电极开路 open collector 输出 即 ttl 中的集电极开路 oc 输出 一般用于线或 线与 也有的用于电流驱动 open drain 是对 mos 管而言 open collector 是对双极型管而言 在用法上没 啥区别 二 什么是线或逻辑与线与逻辑 二 什么是线或逻辑与线与逻辑 线与逻辑 即两个输出端 包括两个以上 直接互连就可以实现 AND 的逻 辑功能 在总线传输等实际应用中需要多个门的输出端并联连接使用 而一般 TTL 门输出端并不能直接并接使用 否则这些门的输出管之间由于低阻抗形成很 大的短路电流 灌电流 而烧坏器件 在硬件上 可用 OC 门或三态门 ST 门 来实现 用 OC 门实现线与 应同时在输出端口应加一个上拉电阻 三 态门 ST 门 主要用在应用于多个门输出共享数据总线 为避免多个门 输出同时占用数据总线 这些门的使能信号 EN 中只允许有一个为有效电平 如 高电 平 由于三态门的输出是推拉式的低阻输出 且不需接上拉 负载 电 阻 所以开关速度比 OC 门快 常用三态门作为输出缓冲器 在一个结点 线 上 连接一个上拉电阻到电源 VCC 或 VDD 和 n 个 NPN 或 NMOS 晶体管的集电极 C 或漏极 D 这些晶体管的发射极 E 或源极 S 都接到地 线上 只要有一个晶体管饱和 这个结点 线 就被拉到地线电平上 因为这些晶体管的基极注入电流 NPN 或栅极加上高电平 NMOS 晶体管就 会饱和 所以这些基极或栅极对这个结点 线 的关系是或非 NOR 逻辑 如果这个 结点后面加一个反相器 就是或 OR 逻辑 注 个人理解 线与 接上拉电阻至电源 A 这些晶体管常常是一些逻辑电路的集电极开路 OC 或源极开路 OD 输出 端 这种逻辑通常称为线与 线或逻辑 当你看到一些芯片的 OC 或 OD 输出端连 在一起 而有一个上拉电阻时 这就是线或 线与了 但有时上拉电阻做在芯片的 输入端内 顺便提示如果不是 OC 或 OD 芯片的输出端是不可以连在一起 的 总线 BUS 上的双向输出端连在一起是有管理的 同时只能有一个作输出 而 其他是高阻态只能输入 三 什么是推挽结构三 什么是推挽结构 一般是指两个三极管分别受两互补信号的控制 总是在一个三极管导通的时 候另一个截止 要实现线与需要用OC open collector 门电路 如果输出级的有两 个三极管 始终处于一个导通 一个截止的状态 也就是两个三级管推挽相连 这样的电路结构称为推拉式电路或图腾柱 Totem pole 输出电路 当输出低电平时 也就是下级负载门输入低电平时 输出端的电流将是下级 门灌入 T4 当输出高电平时 也就是下级负载门输入高电平时 输出端的电流 将是下级门从本级电源经 T3 D1 拉出 这样一来 输出高低电平时 T3 一路 和 T4 一路将交替工作 从而减低了功耗 提高了每个管的承受能力 又由于不 论走哪一路 管子导通电阻都很小 使 RC 常数很小 转变速度很快 因此 推 拉式输出级既提高电路的负载能力 又提高开关速度 供你参考 推挽电路是两个参数相同的三极管或 MOSFET 以推挽方式存在于电路中 各 负责正负半周的波形放大任务 电路工作时 两只对称的功率开关管每次只有一 个导通 所以导通损耗小效率高 输出既可以向负载灌电流 也可以从负载抽取 电流 推挽电路适用于低电压大电流的场合 广泛应用于功放电路和开关电源中 它的优点是 结构简单 开关变压器磁芯利用率高 推挽电路工作时 两只对称 的功率开关管每次只有一个导通 所以导通损耗小 变压器带有中心抽头 而且开关管的承受电压较高 由于变压器原边漏感的 存在 功率开关管关断的瞬间 漏源极会产生较大的电压尖峰 另外输入电流的 纹波较大 因而输入滤波器的体积较大 一些基本概念一些基本概念 锁存器 输出端的状态不会随输入端的状态变化而变化 只有在有锁存信号 时输入的状态被保存到输出 直到下一个锁存信号 通常只有 0 和 1 两个值 典 型的逻辑电路是 D 触发器 缓冲器 多用在总线上 提高驱动能力 隔离前后级 缓冲器多半有三态输 出功能 三态缓冲器就是典型的线与逻辑器件 可允许多个器件挂在一条总线上 当然 OC 输出也可用在线与逻辑应用上 建立时间和保持时间 图 1 建立时间 setup time 是指在触发器的时钟信号上升沿到来以前 数据稳 定不变的时间 如果建立时间不够 数据将不能在这个时钟上升沿被打入触发器 保持时间 hold time 是指在触发器的时钟信号上升沿到来以后 数据稳定不 变的时间 如果保持时间不够 数据同样不能被打入触发器 如图 1 数据稳定传输必须满足建立和保持时间的要求 当然在一些情况下 建立时 间和保持时间的值可以为零 PLD FPGA 开发软件可以自动计算两个相关输入的 建立和保持时间 如图 2 竞争 冒险 毛刺竞争 冒险 毛刺 竞争 在组合逻辑电路中 某个输入变量通过两条或两条以上的途径传到输出 端 由于每条途径延迟时间不同 到达输出门的时间就有先有后 这种现象称为 竞争 把不会产生错误输出的竞争的现象称为非临界竞争 把产生暂时性的或永 久性错误输出的竞争现象称为临界竞争 冒险 是指数字电路中某个瞬间出现了非预期信号的现象 1 冒险是由一个 变量的原变量和反变量同时加到与门输入端造成的 0 冒险是由一个变量的 原变量和反变量同时加到一个或门输入端造成的 判别方法 判别方法 1 代数法 逻辑函数表达式中 若某个变量同时以原变量和反变量两种形式出现 就具备了竞争条件 去掉其它变量 留下有竞争能力的变量 如果表达式为 F A A 就会产生 0 冒险 F A A 就会产生 1 冒险 2 卡诺图法 只要在卡诺图中存在两个相切但不相交的圈 0 冒险是 1 构成 的圈 1 冒险是 0 构成的圈 就会产生冒险 消除方法 消除方法 1 修改设计法 1 代数法 在产生冒险现象的逻辑表达式上 加上冗余项或乘上 冗余因子 2 卡诺图法 将卡诺图中相切的圈用一个多余的圈连接起来 2 选通法 在电路中加入选通信号 在输出信号稳定后 选通允许输出 从而产 生正确输出 滤出法 由于冒险脉冲是一个非常窄的脉冲 一二可以在输出端接一个几百微法 的电容 将其滤出掉 组合逻辑电路的险象仅在信号状态改变的时刻出现毛刺 这种冒险是过渡性 的 它不会使稳态值偏离正常值 但在时序电路中 冒险是本质的 可导致电路 的输出值永远偏离正常值或者发生振荡 组合逻辑电路的冒险是过渡性冒险 从冒险的波形上 可分为静态冒险和动 态冒险 输入信号变化前后 输出的稳态值是一样的 但在输入信号变化时 输出信 号产生了毛刺 这种冒险是静态冒险 若输出的稳态值为 0 出现了正的尖脉冲 毛刺 称为静态 0 险象 若输出稳态值为 1 出现了负的尖脉冲毛刺 则称为静 态 1 冒险 输入信号变化前后 输出的稳态值不同 并在边沿处出现了毛刺 称为动态 险象 冒险 从引起冒险的具体原因上 冒险可以分为函数冒