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笔记本信号 笔记本主板各种信号说明（其余的烦请各位达人继续补充，或者有什么错误的请指教）! , I- V7 U9 H3 ts* s 很多的人在看笔记本图纸时，对里面的各种代号，弄不清楚！其实这些都是英文缩写！o0 N) H) h- X5 . V% k9 ?1 Y9 p0 G1 T5 Q0 r% l S1 d首先说ALW,它的英文全称是Alway,意思是总是，如+5VALW,它用在当电源插上后，这个电压就应该都有的，所以我们在插上电源后，只有是ALW，不管是3VALW,还是5VALW，只要是ALW，都应该有它相应的电压，它是给开机电路用的，如EC等。% d( e2 v% q. & o4 |) b 其次是SUS，它的英文全称是Suspend,意思是延缓，挂起的意思，如+3VSUS（SLP_S5# CTRLD POWER这些将在上电时序中讲解）它的电压产生实在ALW的电压后面，当接收到 SUS_on控制电压后就会产生此一系列的电压，此电压不是主要供给电压，只是为下一步的电压产生提供铺垫，但不代表这电压不重要，没有SUS电压，后面的电压就不会产生。* r5 D n w8 . # K0 c再次是RUN电压，RUN电压没有缩写，它的意思就是跑、运行的意思，这个才是南北桥工作的主要电压，当然南北桥也需要SUS电压。系统真正运行的话就需要RUN电压正常，如果RUN电压不稳定会造成主板的不稳定。 PLTRST#) uae+ c8 H a) z% 总复位信号: PLTRST#是Intel® ICH9整个平台的总复位(如：I/O、 BIOS芯片、网卡、 北桥等等)。在加电期间及当S/W信号0 A: g0 X7 a0 Q& E; W1 U0 w3 / * M/ R通过复位控制寄存器（I/O 寄存器 CF9h）初始化一个硬复位序列时ICH9确定PLTRST#的状态。在PWROK和VRMPWRGD为高电平之后ICH95 n, l s V* I( S% & U0 O. L, / p ?驱动PLTRST#最少1毫秒是无效的。当初始化通过复位控制寄存器 (I/O 寄存器 CF9h)时ICH9驱动PLTRST#至少1毫秒是有效的。4 h$ Z6 Q, p/ o注释: 只有VccSus3_3正常时PLTRST#这个信号才起作用. # b8 t2 # 0 0 V 9 a _9 J! i$ |& E, S7 I+ Z0 f d WTHRM# 热报警信号:激活THRM#为低电平信号使外部硬件去产生一个SMI#或者SCI信号2 h2 L9 L, P$ w. v$ q7 t7 a+ |6 ZTHRMTRIP#& m& _3 u3 y& W5 h+ - m 热断路信号: 当THRMTRIP#信号为低电平型号时，从处理器发出热断路型号，ICH9马上转换为S5状态。ICH9将不等待来自处理器的- d2 K9 _( W: g) l( O. u: $ & f* f, h& b3 T; L准予停止的信号返回便进入S5状态。h+ J/ t; x( y# 0 + F! z; jJ7 + S6 r/ C4 D9 mSLP_S3# : u! C; A, x( p: Z+ ES3 休眠控制信号: SLP_S3# 是电源层控制。当进入S3（挂起到内存）、S4（挂起到硬盘）、S5（软关机）状态时这个信号关掉所/ I7 O1 O3 V, n; 8 l5 X Y$ j8 J# G: _ H9 i6 _有的非关键性系统电源。6 l; w) - j P. i/ D) 9 G! G! y6 d3 B% R2 B/ B. b4 c4 A0 aSLP_S4# ) x z0 # o$ g5 TS4 休眠控制信号: SLP_S4# i是电源层控制信号. 当进入S4（挂起到硬盘）、S5（软关机）状态时这个信号关掉所有的非关键性系8 Z- U6 b0 S/ B9 ?% r% H Z& P8 & o统电源。3 r DR9 z+ 1 g. x5 X注释: 这个Pin脚以前常用于控制ICH9的DRAM电源循环功能. 1 x3 b+ Y- N: f3 L注释:在一个系统中关于Intel的AMT的支持，这个信号常用于控制DRAM的电源， $ O/ J+ n! H5 ) A1 O注释：在M1状态下（当主机处于S3、S4、S5状态及可操作子系统运行状态）这个信号被强制为高电平连同SLP_M#给DIMM提供充足的电0 C) Q1 s2 M0 y) 4 R0 ! I5 + f1 L源用于可操作子系统。6 f% q7 C* D6 d. f4 S! g8 f p; e7 7 Y- ! m8 B) ISLP_S5# + Y( Y3 n* r T4 L# v5 _/ Y( IS5 休眠控制信号: SLP_S5# 是一个电源层控制信号.当系统进入S5（软关机）状态时SLP_S5# 用于关闭系统所有的非关键性电源。! W; j2 j7 E; KY / I/ ?$ T8 U0 J; d+ X1 . S& pSLP_M# , M4 / V; c4 4 R# h可操作睡眠状态控制信号:用于电源层控制Intel AMT子系统。如果不存在可操作引擎固件，SLP_M#将与SLP_S3#同步。3 R- r C1 J+ 2 T7 vAl8 x, Q. P3 F3 O5 w+ S- e: F# WS4_STATE# % vS% I2 N8 ; G E3 7 E7 LS4 状态指针信号:当机器在S4或者S5状态下该信号为低电平有效。当机器在S3状态时可操作性引擎强制SLP_S4#连同SLP_S4#处于高5 n- M8 V! p* G- V- Y$ LR8 I( m9 8 : Q电平，这个信号能用于其它设备了解本机的当前状态 PWROK - u* M& t5 t R! G$ i电源正常信号:所有电源分配总线稳定99ms以及PCICLK稳定1ms时，PWROK给南桥一个有效标志。. PWROK可以异步驱动。PWROK低电3 V# C. s9 zb# h8 K0 + ?8 P; l0 W1 ?/ Q! G2 H平的，南桥就会认为PLTRST#有效。* y( M+ z+ ( v4 c2 m: C! b) 注释: 1. 在正常的三个RTC时钟周期里南桥使电源完全复位并生成完整的PLTRST#信号输出，PWROK必须是最小值处于无效状态。- H; w/ % + p8 s) K2. PWROK必须无假信号，即使RSMRST#是低电平。 # G: H+ tT3 W! F2 E4 D1 FJ/ g8 X% t: I+ nLCLPWROK2 & W8 I, F Y z控制LINK电源正常信号:当CLPWROK有xxxxxx，表示从电源到控制LINK子系统（北桥、南桥等）是稳定的以及通知南桥使CL_RST#无效5 F5 i) 5 Y( W9 X. y c1 y( sQ% a1 F5 r6 H& p直到北桥收到这个信号。: d- a# U$ N$ K% q8 Z7 M注释:RSMRST#无效之前CLPWROK不许有效。3 M. p8 B9 O8 T6 5 D- H9 b( _ X注释:在PWROK有效之后CLPWROK不许有效。 5 e# a& c& _8 i+ b8 R0 ! o1 l! F9 x) V7 j7 N z2 P5 UPWRBTN# 5 t/ L& X2 x V0 u p电源按钮:电源按钮将引起SMI#或者SCI来指出系统的一个睡眠状态。如果系统已经是睡眠状态，那么这个信号将触发一个唤醒事件, k9 A5 B2 nZ) C- T% t q) ( n; G( 6 HJ% ?, E* w4 f+ . h6 w。如果PWRBTN#有xxxxxx间超过4s，不管系统在S0、S1、S3、S4状态，这时都会无条件转换到S5状态。这个信号的内部有一个上拉电阻; S* | fP0 EG$ * g4 v. t- h! 5 z- W( X及输入端有一个内设的16ms防反跳的设计。 1 x; b( _& m( u e! O2 5 Er! MRI# & n- , P. qk- d铃声提示: 这个信号是一个来自Modem的输入信号。它允许一个唤醒事件，在电源故障的时候进行保护 。M0 O8 qr$ i6 e$ Q; ( L6 i2 K* R& B+ V& j+ |6 GSYS_RESET# 5 i& J& 1 D1 ao, D系统复位:防反跳之后这个信号强制一个内部的复位。如果SMBus空闲，南桥将马上复位，另外，在系统强迫一个复位之前，# % b5 : 3 T8 H+ T+ i3 # Yv/ f( TSYS_RESET#将等待25ms2ms直到SMBus空闲。 $ 6 L* l% Xk! f! Q( i8 u# o7 J% o0 R) / R! IRSMRST#! Z& q9 X C8 f/ k4 P0 C恢复常态的复位信号:这个信号用于重置供电恢复逻辑, 所有电源都有效至少10ms这个信号才会起作用,当解除有效后,这个信号是: z# g r9 _; j* S0 1 R9 x* F9 c; f5 f挂起的汇流排稳定的一个标志 。s% q( a T3 F+ % W% A. 2 B% G8 n+ C: A! 2 ALAN_RST# - s4 I( I0 RR8 SLAN 复位:当这个信号有效的时候，在LAN内部控制器进行复位，在LAN的ccLAN3_3 和 VccLAN1_05及VccCL3_3电源正常状态下该信1 Y1 Z! T0 G( g3 e( 5 z+ 8 Z r8 t% y6 k: M# z( Y号才会有效。当解除有效后,这个信号是LAN汇流排稳定的一个标志; n9 b7 s/ t( k+ V- G8 f j注释: 1. 在RSMRST# 解除有效之前LAN_RST# 必须是有效的。7 L! z7 A! V G# u2. 在PWROK有效之后，LAN_RST# 必须有效。* n4 Q/ n8 pB; N3. 在VccLAN3_3 和 VccLAN1_05及VccCL3_3电源都正常的情况下LAN_RST#必须有效1ms。: y J4 9 U- J, M# f& k4. 如果集成网卡不用LAN_RST#可以把它连接到Vss。 + Y T0 ) z- B2 |: j1 z+ H: . K$ q- U: B$ nWAKE# q8 o. l: l4 M9 NPCI Express* 唤醒事件 :边带唤醒信号在PCI Express插槽上有部件并发出唤醒请求信号 。) mr2 f % V% j1 & F, t% p+ r0 g: z1 Y9 * n& 7 E% Y0 ?) QMCH_SYNC# ) H1 f5 v% / R北桥同步信号:这个输入信号与PWROK在内部是相与的，该信号连接到北桥的ICH_SYNC# 输出端。 Q. P t1 S# x V. N: r c1 f+ E% P. k2 tSUS_STAT# / LPCPD# . wM/ r) Y7 e0 g挂起状态信号:该信号有效表明系统马上要进入低功率状态。它能监控这些设备以及内存从正常模式进入挂起模式，也能用于隔离( ?# z3 & g6 % N8 Q# I9 y% K4 k6 t. M3 W0 l其它外围设备的输出并关闭它们的电源，该信号在LPC I/F上调用LPCPD#来实现的。 & jq5 vf# i$ t! ? Yi! z( 4 LSUSCLK U9 J l: vF6 Q$ Z3 n/ g挂起时钟信号:这个时钟是RTC时钟发生器通过其它芯片产生的时钟来输出的。 + a* v) Z/ o1 : 2 C3 B* b6 e% W8 b9 ZVRMPWRGD ; 9 I& C8 g, ?% BCPU电源正常信号:这个信号直接连接到CPU电源管理芯片，该信号正常表示VRM是稳定的。这个输入信号与PWROK在内部是相与的2 Y$ h& |# b( b% 这个信号在挂起的时候是正常。0 K& J5 C A- f3 x2 l1 s1 u7 E- fCK_PWRGD . . l1 u/ A3 _/ A# i时钟脉冲发生器电源正常信号:当主电源有xxxxxx这个信号去时钟发生器，当SLP_S3#和VRMPWRGD两个信号都为高电平时这个信号也是& U$ 4 U$ r H3 T2 _2 u/ Q6 i* $ m Y( H; v2 7 a高电平有效。1 5 o& c 0 Y. w. Q3 W% j& r8 DG- cPMSYNC# (仅用于笔记本电脑) / GPIO0u2 _9 L+ P+ O C电源管理同步信号:当该信号有效，在退出C5或者C6时该信号由北桥使CPUSLP#这个脚无效。这个信号也可以用于GPIO。 8 $ 8 U% l# _) c0 M9 P/ / H1 L: K% m5 b# eLCLKRUN# (仅用于笔记本电脑)/ GPIO32 (仅用于桌面电脑)+ I + t4 6 I. Q LPCI时钟运行信号: 这个信号用于支持PCICLKRUN协议。当连接到外部设备时需要申请重启时钟或者预防时钟停止。 ! & _4 q! r7 zA# % U& U0 w% S r( e k: M& q) z4 + Y; E! tDPRSLPVR (仅用于笔记本电脑) / GPIO16# y0 v# 5 A7 F0 u) ! n7 l更深层睡眠-稳压信号:这个信号用于VRM在C4状态下将电压降到更低。当这个信号为高电平，稳压器输出更低的深睡眠电压。该信号8 B/ 5 : / J3 W & q& ; C9 o- P为低电平时（默认值为低电平），稳压器输出正常的电压。 （稳压器指VRM：Voltage Regulator Module） 3 t! e1 l?) f, F0 d$ V0 x5 c$ : f$ o% O3 V+ P! ?DDPRSTP# (仅用于笔记本电脑) / TP1 (仅用于桌面电脑) $ Z7 q, V& f5 Z5 g% Q# 1 j深度停机信号:这是DPRSLPVR信号的一个复制，低电平有效。 信号 类型 说明- X$ w* 9 e7 TADS# I/O Address Strobe：地址锁存信号，系统总线通过这个信号向芯片组发送请求阶段2个周期中的第一个周期。GMCH芯片可以通过这个信号通过这个信号监视循环和打断数据传输0 g, O1 a- Z# X8 i I BNR# I/O Block Next Request：次级申请阻止，当一个新的申请信号发出时，此信号可以组织申请总线信号的其他申请信号。这个信号可以灵活地控制CPU总线引脚) y: ) N6 d) t- ?BPRI# O Bus Priority Request：总线优先权申请，GMCH芯片是唯一有权控制总线优先权的芯片，这个信号在HCLK#信号有xxxxxx可以对系统总线产生作用 ?. Y/ ?1 J. l; j: 7 X- _; IBREQ0# I/O Bus Request 0：总线申请0，GMCH芯片在CPURST#信号有效期间内把BREQ0#信号拉低，. i9 C9 _( N: A7 f: 5 * T7 A: XCPURST# O CPU Reset：处理器复位，当ICH芯片发出的PCIRST#信号后，GMCH芯片会向CPU发送CPURST#信号，来将CPU复位) h/ * U- k& T9 DDBSY# I/O Data Bus Busy：数据总线繁忙信号，当多路数据同时传输时，此信号可以保障数据传输3 o- 0 J2 l$ f/ E4 iDEFER# O Defer：延迟，按照GMCH芯片的延迟要求进行定期延迟信号，另外此信号也为CPU重新尝试操作提供了时间保障! B9 K9 2 F$ Q5 s- s2 9 _DIVN0：3# I/O Dynamic Bus Inversion：动态总线反向信号，和HD0:63信号一起被驱动，信号被取反后发送+ o Z, xe |) A* KDPSLP# I Deep sleep：深度待机，此信号由ICH芯片驱动，为CPU提供C3或C4状态的控制9 w; S, l6 f1 j7 eDRDY# I/O Data Ready：数据准备完成，当数据在传输之前，准备完成后，产生这个信号，数据等待传输- Y Y r( E- R- P( I) N8 HA31:3# I/O Host Address Bus：主机地址总线，HA31:0信号与CPU的地址总线相连，注意CPU的地址总线是被取反的$ h ?# l j. G* t4 X- S6 nHADSTB1:0# I/O Host Address Strobe：主地址锁存信号，HA31:3#信号与CPU总线相连，在CPU周期内，HA31:3# 和 HREQ4:0#有2倍的转换比率 r4 s3 T2 a! V3 J+ R1 HD63:0# I/O HOST DATA：主机数据总线，这个信号与CPU的数据总线相连，HD63:0在数据总线上以4倍速速率进行传输。注意：数据信号在处理器上传输时被置反! B8 x9 ?% + W: P7 R) HHDSTBP3:0#+ N+ h5 s2 c$ y9 p; WHDSTBN3:0# I/O Differential Host Data Strobes：差分主机数据选通信号，这个信号用于同步传输多路HD63:0信号和DIVN3:0信号! K9 Y9 M- 0 y7 t& N选通信号 数据位0 k( z# l2 D( AjHDSTBP3#，HDSTBN3# HD63:48#, DINV3#5 c* _& N, C2 Y/ HDSTBP2#, HDSTBN2# HD47:32#, DINV2#. W; v- g* C) R; p( SHDSTBP1#, HDSTBN1# HD31:16#, DINV1#6 D! G1 : h% z! $ + FHDSTBP0#, HDSTBN0# HD15:0#, DINV0#8 ) B+ n, H& C( D& p; B, * W8 F K, ( l9 EHIT# I/O Hit：高速缓存保持不变的请求总线 / w+ 4 X! F$ t( T8 O RHITM# I/O Hit Modofied：高速缓存保持变更的请求总线，并且承担提供总线的任务8 B5 W! ?- 5 Z7 v: u5 OHLOCK# I/O Host Lock：主机锁信号，所有的CPU周期都受HLOK#信号和ADS#信号控制。当HLOCK#信号由CPU发出的时候，GMCH的内存接口将无法使用 信号 类型 说明2 b2 l+ v L. 3 w u u主机接口) Q) c7 k2 d- X0 X4 n3 |6 YI0 jADS# I/O Address Strobe：地址锁存信号，系统总线通过这个信号向芯片组发送请求阶段2个周期中的第一个周期。GMCH芯片可以通过这个信号通过这个信号监视循环和打断数据传输4 w; l. t8 Q5 D2 BNR# I/O Block Next Request：次级申请阻止，当一个新的申请信号发出时，此信号可以组织申请总线信号的其他申请信号。这个信号可以灵活地控制CPU总线引脚1 c# ?. C5 B/ Q8 P8 j( C4 NBPRI# O Bus Priority Request：总线优先权申请，GMCH芯片是唯一有权控制总线优先权的芯片，这个信号在HCLK#信号有xxxxxx可以对系统总线产生作用t3 9 r8 m, |, O! tBREQ0# I/O Bus Request 0：总线申请0，GMCH芯片在CPURST#信号有效期间内把BREQ0#信号拉低，4 , _# J) B) X2 w1 v+ fCPURST# O CPU Reset：处理器复位，当ICH芯片发出的PCIRST#信号后，GMCH芯片会向CPU发送CPURST#信号，来将CPU复位6 R$ r. y0 7 fDBSY# I/O Data Bus Busy：数据总线繁忙信号，当多路数据同时传输时，此信号可以保障数据传输V1 a$ g/ O. $ ( J! oDEFER# O Defer：延迟，按照GMCH芯片的延迟要求进行定期延迟信号，另外此信号也为CPU重新尝试操作提供了时间保障5 h3 ?; U- r2 f# R+ h. GDIVN0：3# I/O Dynamic Bus Inversion：动态总线反向信号，和HD0:63信号一起被驱动，信号被取反后发送9 j, I1 ?7 j! 3 X9 p8 FDPSLP# I Deep sleep：深度待机，此信号由ICH芯片驱动，为CPU提供C3或C4状态的控制; u4 J6 & n4 G& ?# e! B6 Z) jDRDY# I/O Data Ready：数据准备完成，当数据在传输之前，准备完成后，产生这个信号，数据等待传输; o. w3 X% R1 . HA31:3# I/O Host Address Bus：主机地址总线，HA31:0信号与CPU的地址总线相连，注意CPU的地址总线是被取反的5 6 # F! _& J# T* J; rHADSTB1:0# I/O Host Address Strobe：主地址锁存信号，HA31:3#信号与CPU总线相连，在CPU周期内，HA31:3# 和 HREQ4:0#有2倍的转换比率/ P! G) G/ u. / z) g5 F* vHD63:0# I/O HOST DATA：主机数据总线，这个信号与CPU的数据总线相连，HD63:0在数据总线上以4倍速速率进行传输。注意：数据信号在处理器上传输时被置反) W6 s; ?& b4 3 k/ o; |1 GHDSTBP3:0#/ i, * 0 X9 b, r& P5 j- SHDSTBN3:0# I/O Differential Host Data Strobes：差分主机数据选通信号，这个信号用于同步传输多路HD63:0信号和DIVN3:0信号 t/ L) G( Y % * d选通信号 数据位. ?- J! n- U- : yHDSTBP3#，HDSTBN3# HD63:48#, DINV3#3 + S0 _- r+ |2 G2 O- k/ XHDSTBP2#, HDSTBN2# HD47:32#, DINV2#% | x# l o/ h% r+ HDSTBP1#, HDSTBN1# HD31:16#, DINV1#& d& j0 y5 k! iHDSTBP0#, HDSTBN0# HD15:0#, DINV0#- P8 O. 2 M2 . 4 G1 % v4 w3 2 BO* N( C9 k3 vHIT# I/O Hit：高速缓存保持不变的请求总线% ! i; g ! |3 j! w; e Z0 E2 lHITM# I/O Hit Modofied：高速缓存保持变更的请求总线，并且承担提供总线的任务/ h3 m6 S8 $ y3 KHLOCK# I/O Host Lock：主机锁信号，所有的CPU周期都受HLOK#信号和ADS#信号控制。当HLOCK#信号由CPU发出的时候，GMCH的内存接口将无法使用. ? ( y* rP3 IV) J# C! RHREQ# I/O Host Request Command：主机申请指挥信号，给每个申请信号定义，GMCH芯片控制每个申请信号的权限8 G+ R# l F4 L2 YHTRDY# O Host Target Ready： 主机目标准备完成，此信号表示处理器处理的目标能进入数据传送阶段?& a! C1 G/ x/ nRS2:0 O Response Status：应答状态信号，所表示的应答信号为：) y7 z# f* e# p! $ j/ U) a000 空闲状态1 O h7 d5 s S; x001 再次尝试回答( + XK Z* t* t1 g8 & Y010 应答延迟 L/ U7 Z: J0 011 应答预约（不由GMCH驱动）# Y3 ! |2 z+ 2 M! P100 硬件错误（不由GMCH驱动）6 u( m! d3 ?4 H101 无数据应答0 S , 7 B! % f110 内部写回2 y7 g7 R# j1 D * v111 正常应答6 % LW1 f3 J, V; L: a9 |DDR SDRAM接口) V8 k, ! $ SCS3:0# O Chip Select：片选信号，这些引脚可以选择特定的DDR SDRAM内存% T5 S5 |7 q: ju3 X$ c1 kSMA12:0 O Multiplexed Memory Address：多路传输存储器地址，这些信号用来为DDR SDRAM内存提供多路传输的行、列地址. o& N. q s! ?) SBA1:0: v% t- cO1 L X|0 X4 e O Bank Select (Memory Bank Address)：存储层选择，这个信号定义每个DDR SDRAM内存中哪些层被选中5 # G4 l. p/ I# aSRAS# O DDR Row Address Strobe： DDR行地址锁存% n# E1 P6 H# w) ?SCAS# O DDR Column Address Strobe： DDR列地址锁存0 K% m+ H( i6 Y7 D6 4 tSWE# O Write Enable：写入允许，同SCAS#和SRAS#配合使用2 Q: T7 w! h& L s9 T: K- D) JSDQ71:0 I/O Data Lines：数据线，这些数据线用于同DDR SDRAM内存的数据线连接( z# X: IC7 f/ g7 JSDQS8:0 I/O Data Strobes：数据锁存，这个信号是为了获取数据时使用的，在写周期内，SDQS8:0把内部存的数据连成一个环行，来保证数据不丢失，在读周期内，SDQS8:0把内部存的数据排成一行，逐个读入数据# R8 H% 2 t d, ; u4 m& # SCKE3:0 O CLOCK Enable：时钟允许，这个引脚向DDR SDRAM内存发送刷新指令或者电源中断指令3 ) Y+ : Q& i; F0 y; Q3 CSMAB5,4,2,1 O Memory Address Copies：存储器地址拷贝，这个信号和SMA5,4,2,1是相同的，用于减少指令时钟周期读取地址信号的时间) D. 4 w3 N8 e& J% rSDM8:0 O Data Mask：数据标记，在写周期的时候，这个信号如果有效，传输的数据将会被打上标记: V% C4 i t5 W6 A$ 5 rRCVENOUT# O Reserved output：应答输出, b) s j, K# 1 o- ZRCVENIN# O Reserved input：应答输入% M* V7 d 0 T* m/ c/ qAGP接口信号/ D Q* - c% xu/ GST2:0 O Status：状态，向AGP提供状态信号来控制AGP工作在什么工作状态下（000111共8种工作状态）: z S2 2 m7 e5 l4 cX) b Z/ MGADSTB0 I/O Address/Data Bus Strobe-0：地址/数据总线选通信号0，为AD15:0和C/BE1:0#信号提供2倍速或是4倍速的数据时钟控制信号我也来一点，不过没仔细看有没有重复的 一、CPU接口信号说明0 g- Q$ ) j( q* V1.A31:3# I/O Address(地址总线)& u1 j7 i: u. _# C6 h n 这组地址信号定义了CPU的最大内存寻址空间为4GB.在地址周期的第一个子周期中,这些Pin传输的是交易的地址,在地址周期的第二个子周期中,这些Pin传输的是这个交易的信息类型.6 e3 d- G2 r N m3 z9 d( C2.A20M# I Adress-20 Mask(地址位20屏蔽). k. ?S5 , w/ h5 b% kn 此信号由ICH(南桥)输出至CPU的信号.它是让CPU在Real Mode(真实模式)时仿真8086只有1M Byte(1兆字节)地址空间,当超过1 Mbyte位空间时A20M#为Low,A20被驱动为0而使地址自动折返到第一个1Mbyte地址空间上.! 8 z: h4 T, a3.ADS# I/O Address Strobe(地址选通), e, n S4 Z# o! f+ W. n 当这个信号被宣称时说明在地址信号上的数据是有效的.在一个新的交易中,所有Bus上的信号都在监控ADS#是否有效,一但ADS#有效,它们将会作一些相应的动作,如:奇偶检查、协义检查、地址译码等操作./ Ky y2 L3 t/ k# Y( Y4.ADSTB1:0# I/O Address Strobes$ e( W, F1 C% u b+ Un 这两个信号主要用于锁定A31:3#和REQ4:0#在它们的上升沿和下降沿.相应的ADSTB0#负责REQ4:0#和A16:3#,ADSTB1#负责A31:17#.# 5 a& $ 7 W! A5.AP1:0# I/O Address Parity(地址奇偶校验)( O L y- w: u: & a: P 这两个信号主要用对地址总线的数据进行奇偶校验.n 1 o, O+ K/ N& P9 w! L% d6.BCLK1:0 I Bus Clock(总线时钟)* L B. Z5 z* N, B/ Bn 这两个Clock主要用于供应在Host Bus上进行交易所需的Clock.3 A+ ?. D. |) _0 0 d8 n% J7.BNR# I/O Block Next Request(下一块请求)7 f$ B+ g9 C* 0 In 这个信号主要用于宣称一个总线的延迟通过任一个总线代理,在这个期间,当前总线的拥有者不能做任何一个新的交易. s) Y! ( E; s) g1 J8.BPRI# I Bus Priority Request(总线优先权请求) N/ D5 E5 J, o% G1 s9 g5 M8 gn 这个信号主要用于对系统总线使用权的仲裁,它必须被连接到系统总线的适当Pin .当BPRI#有xxxxxx,所有其它的设备都要停止发出新的请求,除非这个请求正在被锁定.总线所有者要始终保持BPRI#为有效,直到所有的请求都完成才释放总线的控制权. gs) U* & _5 W9.BSEL1:0 I/O Bus Select(总线选择). i4 g: g, d! X. a( : dn 这两组信号主要用于选择CPU所需的频率,下表定义了所选的频率:% B7 c& OC7 H3 V u10. D63:0# I/O Data(数据总线)8 K& M$ W2 C5 d7 : |. H 这些信号线是数据总线主要负责传输数据.它们提供了CPU与NB(北桥)之间64n Bit的通道.只有当DRDY#为Low时,总在线的数据才为有效,否则视为无效数据.- y6 Q) . D* P, 9 d11. DBI3:0# I/O Data Bus Inversion(数据总线倒置). d/ e- W1 # ; B* B vn 这些信号主要用于指示数据总线的极性,当数据总在线的数据反向时,这些信号应为Low.这四个信号每个各负责16个数据总线,见下表:. + Z/ d6 k$ O. G12. DBSY# I/O Data Bus Busy(数据总线忙)4 / D3 ; y& T6 in 当总线拥有者在使用总线时,会驱动DBSY#为Low表示总线在忙.当DBSY#为High时,数据总线被释放.5 k N( K+ a; i13. DP3:0# I/O Data Parity(数据奇偶校验): C7 0 b7 U/ G; k0 Pn 这四个信号主要用于对数据总在线的数据进行奇偶校验.& z8 h5 L. v6 iJ14. DRDY# I/O Data Ready(数据准备), T& L- 2 S$ ; _+ Z( o F# d 当DRDY#为Low时,指示当前数据总在线的数据是有效的,若为High时,则总在线的数据为无效.n ) 3 u( a0 V: Z* h# h4 T15. DSTBN3:0# I/O Data Strobe: g+ T5 l+ A1 j/ S, g$ ; : P :n Data strobe used to latch in D63:0# |! L# X4 x4 v v2 O- c5 _% 16. DSTBP3:0# I/O Data Strobe. Y% n) GQ+ x/ D% V4 n* 1 Data D63:0# :nstrobe used to latch in2 i5 Y. R/ D4 U4 5 T& J17. FERR# O Floating Point Error(浮点错误)1 C X) j) O/ S& k4 Gn 这个信号为一CPU输出至ICH(南桥)的信号.当CPU内部浮点运算器发生一个不可遮蔽的浮点运算错误时,FERR#被CPU驱动为Low.&18. GTLREF I GTL Reference(GTL参考电压)_# Z$ O1 i+ W4 5 d& S: n, x Bus的参考电压,这个信号一般被设为Vcc电压的三分之二.n 这个信号用于设定GTL8 I: U. p n9 m7 o3 % C$ i: O19. IGNNE# I Ignore Numeric Error(忽略数值错误)+ w; o; B7 0 L+ x5 ; Pn 这个信号为一ICH输出至CPU的信号.当CPU出现浮点运算错误时需要此信号响应CPU.IGNNE#为Low时,CPU会忽略任何已发生但尚未处理的不可遮蔽的浮点运算错误.但若IGNNE#为High时,又有错误存在时,若下一个浮点指令是FINIT、FCLEX、FSAVE等浮点指令中之一时,CPU会继续执行这个浮点指令但若指令不是上述指令时CPU会停止执行而等待外部中断来处理这个错误.# 5 E2 q7 t) y4 C, n E20. INIT# I Initialization(初始化)n R9 ?8 l& ; T: d* B+ O5 Tn 这个信号为一由ICH输出至CPU的信号,与Reset功能上非常类似,但与Reset不同的是CPU内部L1 Cache和浮点运算操作状态并没被无效化.但TLB(地址转换参考缓存器)与BTB(分歧地址缓存器)内数据则被无效化了.INIT#另一点与Reset不同的是CPU必须等到在指令与指令之间的空档才会被确认,而使CPU进入启始状态.- A; . Z0 T& E4 . t; ! c n4 21. INTR I Processor Interru