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library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity tfclt is port(clk,rst:in std_logic; r1,r2,y1,y2,g1,g2:out std_logic; display:out std_logic_vector(7 downto 0); seg_sel:buffer std_logic_vector(2 downto 0);end tfclt;architecture behave of tfclt issignal disp_temp:integer range 0 to 15;signal disp_decode:std_logic_vector(7 downto 0);signal sec1,sec10:integer range 0 to 9;signal direction:integer range 0 to 15;signal clk_count1:std_logic_vector(9 downto 0);signal clk1hz:std_logic;signal dir_flag:std_logic;begin process(clk) begin if(clkevent and clk=1) then if(clk_count11000) then clk_count1=clk_count1+1; else clk_count1=0000000001; end if; end if; end process; clk1hz=clk_count1(9); process(clk1hz,rst) begin if(rst=0) then sec1=0; sec10=2; dir_flag=0; elsif(clk1hzevent and clk1hz=1) then if(sec1=0) then sec1=9; if(sec10=0) then sec10=1; else sec10=sec10-1; end if; else sec1=sec1-1; end if; if(sec1=0 and sec10=0) then dir_flag=not dir_flag; end if; end if; end process; process(clk1hz,rst) begin if(rst=0) then r1=1; g1=0; r2=1; g20 or sec13) then if(dir_flag=0) then r1=0; g1=1; r2=1; g2=0; else r1=1; g1=0; r2=0; g2=1; end if; else if(dir_flag=0) then r1=0; g1=0; r2=1; g2=0; else r1=1; g1=0; r2=0; g20 or sec13) then y1=1; y2=0; elsif(dir_flag=0) then y1=clk1hz; y2=0; else y1=0; y2disp_tempdisp_tempdisp_tempdisp_tempdisp_tempdisp_tempdisp_tempdisp_temp=sec1; end case; end process; process(clk) begin if(clkevent and clk=1) then seg_sel=seg_sel+1; displaydisp_decodedisp_decodedisp_decodedisp_decodedisp_decodedisp_decodedisp_decodedisp_decodedisp_decodedis

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