毕业论文最终版-集成电路版图设计和AD DA电路分析.docx

苏州大学成人教育毕业论文（设计）苏州大学成人教育毕业论文（设计） 题 目 集成电路版图设计和AD/DA电路分析院 系 电子信息学院专 业 电子信息工程班 级 07级电子信息工程考生姓名 徐玉芳 同组人姓名 李 峰学号 YB0728054008指导老师 钱 敏2009年 11月15日苏州大学电子信息学院毕业设计（论文）任 务 书专业电子信息工程班级07电子信息工程学号YB0728054008姓名徐玉芳题目集成电路版图设计和AD/DA电路分析进行日期2009.09.27 2009.11.29毕业设计的要求：1、 1、内容完整2、 2、主题突出3、 3、实事求是4、 4、科学严谨内容：1、集成电路及其版图设计2、AD/DA的各组成电路分析及版图设计3、版图设计的验证过程主要参考资料：1、Dan Clein CMOS IC LAYOUT 来源于网络2、Dan Clein著 王晓蕾、耿罗锋等译CMOS 集成电路版图概念、方法与工具 2006年3月第一版 电子工业出版社3陈贵灿 模拟CMOS集成电路设计 2003年2月第一版 西安交通大学出版社4. Hastings, Alan著 王志功译 模拟电路版图艺术 2007年9 月 清华大学出版社指导老师（签字）系主任（签字）发出日期 年 月 日毕业设计（论文）进度计划起讫日期工 作 内 容备 注2009.09.2810.17查阅文献，了解IC Layout 的相关知识2009.10.1710.31根据课题要求设计电路2009.10.3111.07撰写毕业论文初稿2009.11.0711.21毕业论文修订2009.11.2111.29毕业答辩准备集成电路版图设计和AD/DA电路分析摘要无论数字集成电路设计还是模拟/混合集成电路设计，版图设计都是必不可少的重要设计环节。随着芯片规模的不断增长，工艺的不断进步，设计复杂程度的不断提高，版图设计越来越凸显出它的重要性并逐渐成为IC设计的一个新兴领域，它直接影响着芯片流片是否成功，芯片性能的好坏，芯片的成本以及面市时间。本论文首先介绍了集成电路的定义、分类、发展史和MOS集成电路的基础。其次从版图设计工具Laker入手，介绍了目前市场上最常用的两个Laker版本：Laker_L2和Laker_L3以及各自的特点，功能等。论文重点介绍集成电路版图设计以及验证过程。包含集成电路版图设计的步骤、规则等。详细分析了AD/DA电路中的比较器(comp) 和运放在版图设计时需要注意的问题。关键词：集成电路 版图设计 Laker 验证过程 目 录第1章 集成电路简介11.1 集成电路的概念11.2 集成电路的分类11.3 集成电路的发展史21.4 MOS集成电路基础31.5 静电放电的模式5第2章 Laker 简介72.1 Laker 的两个版本及特点72.1.1 Laker_L2 基于制程规则的全定制版图设计系统72.1.2 Laker_L3基于电路连接的全定制版图设计系统72.2 Laker的启动命令8第3章 IC Layout113.1 Layout简介113.2 IC设计的流程113.3 LAYOUT 的基础知识133.3.1 LAYOUT 的步骤133.3.2 LAYOUT 的规则133.4 标准单元版图举例143.4.1 单个MOS管子的版图143.4.2 MOS管的简化153.4.3 INV和NAND2的电路图及版图设计15第4章 AD/DA电路的版图设计184.1 A/D转换器的基本原理184.1.1 A/D转换器的原理与步骤184.1.2 A/D转换器的主要参数194.2 D/A转换器的基本原理194.2.1 D/A转换器的原理194.2.2 D/A 转换器的主要参数：214.3 比较器与运放224.4 屏蔽处理24第5章 版图验证过程265.1 设计规则检查（DRC）265.2 版图电路图对比检查（LVS）265.3 电学规则检查（ERC）265.4 LVS/DRC/ERC的验证过程275.4.1 运行 LVS /DRC /ERC275.4.2 检查与修改LVS 报告错误28总 结33主要参考文献34致 谢3535第1章 集成电路简介1.1 集成电路的概念集成电路（integrated circuit，缩写IC，港台称之为积体电路）是一种微型电子器件或部件。通过一系列的加工工艺，把一个电路中所需的晶体管、二极管、电阻、电容和电感等元件及布线互连一起，制作在一小块或几小块半导体晶片或介质基片上，然后封装在一个管壳内，成为具有所需电路功能的微型结构；其中所有元件在结构上已组成一个整体，这样，整个电路的体积大大缩小，且引出线和焊接点的数目也大为减少，从而使电子元件向着微小型化、低功耗和高可靠性方面迈进了一大步。集成电路具有体积小，重量轻，引出线和焊接点少，寿命长，可靠性高，性能好等优点，同时成本低，便于大规模生产。它不仅在工、民用电子设备如收录机、电视机、计算机等方面得到广泛的应用，同时在军事、通讯、遥控等方面也得到广泛的应用。用集成电路来装配电子设备，其装配密度比晶体管可提高几十倍至几千倍，设备的稳定工作时间也可大大提高。与集成电路相关的几个概念： 晶圆：多指单晶硅圆片,由普通硅沙拉制提炼而成,是最常用的半导体材料,按其直径分为4英寸、5英寸、6英寸等规格,近来发展出12英寸甚至更大规格。晶圆越大,同一圆片上可生产的IC就多,可降低成本，但要求材料技术和生产技术更高。 光刻:IC生产的主要工艺手段,指用光技术在晶圆上刻蚀电路。前、后工序:IC制造过程中, 晶圆光刻的工艺(即所谓流片),被称为前工序,这是IC制造的最要害技术;晶圆流片后,其切割、封装等工序被称为后工序。 线宽:4微米/1微米/0.6微米/0.35微米/90纳米等,是指IC生产工艺可达到的最小导线宽度,是IC工艺先进水平的主要指标。线宽越小,集成度就高,在同一面积上就集成更多电路单元。封装:指把硅片上的电路管脚,用导线接引到外部接头处,以便与其它器件连接。 1.2 集成电路的分类（一）按功能结构分类集成电路按其功能、结构的不同，可以分为模拟集成电路、数字集成电路和数/模混合集成电路三大类。模拟集成电路又称线性电路,用来产生、放大和处理各种模拟信号（指幅度随时间边疆变化的信号。例如半导体收音机的音频信号、录放机的磁带信号等），其输入信号和输出信号成比例关系。而数字集成电路用来产生、放大和处理各种数字信号（指在时间上和幅度上离散取值的信号。例如VCD、DVD重放的音频信号和视频信号）。（二）按制作工艺分类 集成电路按制作工艺可分为半导体集成电路和薄膜集成电路。 膜集成电路又分类厚膜集成电路和薄膜集成电路。（三）按集成度高低分类集成电路按集成度高低的不同可分为小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。（四）按导电类型不同分类集成电路按导电类型可分为双极型集成电路和单极型集成电路,他们都是数字集成电路。双极型集成电路的制作工艺复杂，功耗较大，代表集成电路有TTL、ECL、HTL、LST-TL、STTL等类型。单极型集成电路的制作工艺简单，功耗也较低，易于制成大规模集成电路，代表集成电路有CMOS、NMOS、PMOS等类型。 （五）按用途分类集成电路按用途可分为电视机用集成电路、音响用集成电路、影碟机用集成电路、录像机用集成电路、电脑（微机）用集成电路、电子琴用集成电路、通信用集成电路、照相机用集成电路、遥控集成电路、语言集成电路、报警器用集成电路及各种专用集成电路。（六）按应用领域分集成电路按应用领域可分为标准通用集成电路和专用集成电路。1.3 集成电路的发展史1958年以德克萨斯仪器公司的科学家基尔比为首的研究小组研制出了世界上第一快集成电路，并于1959年公布了该结果。该集成电路是在锗衬底上制作的相移振荡和触发器，共有12个器件。集成电路的迅速发展，除了物理原理之外还得益于许多新工艺的发明。重大的工艺发明主要包括：1950年美国人奥尔和肖克莱发明的离子注入工艺，1956年美国人富勒发明的扩散工艺，1960年卢尔和克里斯坦森发明的外延生长工艺、1970年斯皮勒和卡斯特兰尼发明的光刻工艺。这些关键工艺为晶体管从点接触结构向平面型结构过度并使其集成化提供了基本的技术支持。从此，电子工业进入IC时代，经过10余年的发展，集成电路已经从最初的小规模发展到目前的巨大规模集成电路和系统设计，单个电路芯片集成的元件数从当时的十几个发展到目前的几亿个甚至十几亿个。早期研制和生产的集成电路都是双极型的。1962年以后又出现了由金属-氧化物-半导体（MOS）场效应晶体管组成的MOS集成电路。双极和MOS集成电路一直处于相互促进，相互竞争，共同发展的状态。但由于MOS集成电路具有功耗低，适合于大规模集成等优点，MOS集成电路在整个集成电路领域中占的份额越来越大，现在已经成为集成电路领域的主流。集成电路的出现打破了电子等技术中器件与线路分离的传统，使晶体管和电阻，电容等元器件以及它们之间的互相连线都被集成在小小的半导体基片上，开辟了电子元器件与线路甚至整个系统向一体化发展的方向，为电子设备的性能提高，价格降低，体积缩小，能耗降低提供了新途径，也为电子设备迅速普及，走向平民大众奠定了基础。1.4 MOS集成电路基础 图1.1 N沟场效应管MOS（金属氧化物半导体场效应管）是集成电路中最重要的单极器件。图1.1为N沟场效应管，在P型硅片上形成两个高掺杂的N+区，其中一个为源区，用S表示，另一个为漏区，用D表示。在源区和漏区之间的P型硅上有一薄层二氧化硅，称为硅氧化层，二氧化硅上有一导电层，称为栅极，用G表示。该电极现多用高掺杂的多晶硅，称为硅栅。当在栅上加上有一定的正电压Vg0后，会形成电子导电沟道，如果这时在漏源之间加一电压，就会有明显的电流流过。由于器件的电流是由电场控制的（包括栅电压引起的纵向电场和漏极电压引起的横向电场），因此称这种器件为场效应晶体管。 所有CMOS电路都可能存在一个麻烦的问题，那就是闩锁效应（latch-up），如图1.2。闩锁是由阱结构中的NMOS和PMOS器件作用所造成。寄生的p-n-p-n双极型晶体管是由一横向的p-n-p及纵向的n-p-n双极型晶体管所组成的。P沟道场效应管的源极、n衬底及p阱分别为横向p-n-p双极型晶体管的发射极、基极及集电极；n沟道场效应管的源极、p阱及n衬底分别为纵向n-p-n双极型晶体管的发射极、基极和集电极，其寄生部分的等效电路如图。Rs及Rw分别为衬底及阱中的串联电阻。每一晶体管的基极是由另一晶体管的集电极所驱动，并形成正反馈回路，其架构就如可控硅器件。闩锁发生于两个双极型晶体管的电流增益乘积大于1时。当发生闩锁时，一大电流将由电源供应处流向接地端，导致一般正常电路工作中断，甚至会由于高电流散热的问题，而损坏芯片本身。图1.2 闩锁效应为了避免发生闩锁效应，必须减少寄生双极型晶体管的电流增益。一种方法是使用金掺杂或中子辐射，以降低少数载流子的寿命，但此方法不易控制也会导致漏电流的增加。深阱结构或高能量注入以形成倒退阱，可以提高基极杂质浓度，因而降低纵向双极型晶体管的电流增益。在倒退阱结构中，阱掺杂浓度的峰值位于远离表面的衬底中，另一种减少闩锁效应的方法，是将器件制作于高掺杂衬底上的低掺杂外延层中，高掺杂衬底提供一个收集电流的高传导路径，这些电流随后会由表面接点流出。1.5 静电放电的模式因ESD产生的原因及其对集成电路放电的方式不同，ESD目前被分类为下列四类: (1) 人体放电模式 (Human-Body Model, HBM)(2) 机器放电模式 (Machine Model, MM)(3) 组件充电模式 (Charged-Device Model, CDM)(4) 电场感应模式 (Field-Induced Model, FIM)人体放电模式(Human-Body Model, HBM) 人体放电模式(HBM)的ESD是指因人体在地上走动磨擦或其它因素在人体上已累积了静电，当此人去碰触到IC时，人体上的静电便会经由IC的脚(pin)而进入IC内，再经由IC放电到地去，如图1.3 所示。此放电的过程会在短到几百毫微秒(ns)的时 间内产生数安培的瞬间放电电流，此电流会把IC内的组件给烧毁。不同HBM静电电压相对产生的瞬间放电电流与时间的关系 显示于图1.4。对一般商用IC的2-KV ESD放电电压而言，其瞬间放电电流的尖峰值大约是1.33 安培。 图1.3 HBM的ESD发生情形图1.4 在不同HBM静电电压下，其静电放电之电流与时间的关系机器放电模式 (Machine Model, MM) 机器放电模式的ESD是指机器(例如机械手臂)本身累积了静电，当此机器去碰触到IC时，该静电便经由IC的pin放电。因为大多数机器都是用金属制造的，其机器放电模式的等效电阻为0，但其等效电容定为200pF。由于机器放电模式的等效电阻为0，故其放电的过程更短，在几毫微秒到几十毫微秒之内会有数安培的瞬间放电电流产生。组件充电模式 (Charged-Device Model, CDM) 此放电模式是指IC先因磨擦或其它因素而在IC内部累积了静电，但在静电累积的过程中IC并未被损伤。此带有静电的IC在处理过程中，当其pin去碰触到接地面时，IC内部的静电便会经由pin自IC内部流出来，而造成了放电的现象。 此种模式的放电时间更短，仅约几毫微秒之内，而且放电现象更难以真实的被模拟。因为IC内部累积的静电会因IC组件本身对地的等效电容而变，IC摆放的角度与位置以及IC所用的包装型式都会造成不同的等效电容。电场感应模式 (Field-Induced Model, FIM) 此FIM模式的静电放电发生是因电场感应而起的。当IC因输送带或其它因素而经过一电场时，其相对极性的电荷可能会自一些IC脚而排放掉，等IC通过电场之后，IC本身便累积了静电荷，此静电荷会以类似CDM的模式放电出来。第2章 Laker 简介 Laker 作为版图设计工具，目前可以说是市场上做的最好的版图工具。 Laker定制版图系统致力于优化版图设计流程中的关键步骤，为模拟，混合信号，存储和定制数字IC设计提供了强大的解决方案。通过提供直觉的实现方法和可控的自动化，Laker版图系统让优质版图结果得以快速实现。 几百家公司已经采用Laker定制版图系统于标准设计流程，以实现高质量，高密度，先进制程的版图设计。 本次毕业论文用的版本是3.1v3。它分为L2和L3两个不同的版次。2.1 Laker 的两个版本及特点2.1.1 Laker_L2 基于制程规则的全定制版图设计系统 Laker L2是全定制版图解决方案中的技术领导者。它拥有独创的的Magic Cell，Rule-Driven编辑模式以及内建的连线功能。L2不仅含有传统多边形版图工作模式下的灵活性和可控性，还具备更多智能和自动化的元素，这将使版图设计工作效率提高26倍。Chartered，Dongbu-Anna, GSMC, SMIC, TSMC,以及UMC等主流代工厂都已提供经过量产验证的工艺文件，覆盖从0.5um 到 65nm 的模拟、混合信号、数字单元、存储器和射频电路等工艺。 主要特点： 简化操作：大量繁琐，容易出错的版图操作自动化产生。 优化品质：先进的自动化过程完全可控，充分体现版图设计技巧。 减少支持：大幅减少CAD等设计支持部门的工作量。 降低成本：降低总体设计成本。2.1.2 Laker_L3基于电路连接的全定制版图设计系统 Laker L3是目前业界唯一可靠的电路图驱动版图设计（Schematic-Driven Layout）解决方案，支持完全的层次结构操作，它在保持手工设计质量的前提下，使传统版图设计方式的速度提高二倍以上。通过引入直观的版图设计方法包括电路图（Schematic）、设计约束（Constraints）、设计规则驱动版图设计（Design Rule Driven Layout）等，Laker L3使版图设计工程师们可以轻易得到“设计期正确”（correct-by-construction）的结果，大大减少反复检查错误修改的过程。 主要特点： 节省一半以上的版图设计时间，并且达到手工版图密度和质量。 提供从布局、器件产生、放置、连线、到版图验证及纠错的完整版图设计环境，在整个环境不需要数据格式的转换。 提供当前最新制程的设计规则来满足超深亚微米（UDSM）以及深亚微米（DFM）的设计要求。更多代工厂的更多制程工艺文件不断增加中，使客户得到“即插即用”的Laker解决方案。 提供器件层级的操作模式替代冗长的、容易产生错误的传统版图产生及修改模式。 基于Shape和格点的绕线功能可应用在全定制版图设计以及自动布局布线后的版图设计上，取得设计效率和设计质量的平衡。 提供电路图驱动版图设计流程（Schematic-Driven Layout），提高使用历史遗留版图以及新建版图设计的效率。2.2 Laker的启动命令 Laker的启动命令是：laker &，系统会自动运行安装最高版次。如图2.1所示图2.1 Laker的启动 Laker打开的界面，如图2.2所示：图2.2 Laker的主界面 Laker进行版图设计的主界面，如图2.3 所示：图 2.3 Laker进行版图设计的主界面 魔术单元（Magic Cells，简称MCell）是高度自动化的电路驱动版图(SDL)流程的基础，它包括一个棒状图（Stick Diagram）编译器，实现用户定义的器件规划，绕线和面积优化操作。 MCell 使复杂器件的优化版图得以快速生成，比如多栅晶体管，保护环，接触孔阵列，叉指状电容/电阻等，见图2.4，而且适用于不同制程工艺，并不需要任何编程即可实现。图2.4 MCell快速生成的多栅晶体管 Laker版图系统的核心功能是提供设计规则驱动（rule-driven）版图能力快速实现，摆放，绕线和编辑物理版图，同时保证DRC和LVS正确。独特的可控自动化技术简化了大量繁琐操作，从测距，对齐到器件生成，见图2.5。实时自动检查，显示或对齐到最小规则，覆盖宽度，间距，凹槽，覆盖，包含等工艺规则。在Laker系统中可以对选定版图区域自动修正DRC错误使用飞线确保LVS正确，通过连接信息引导布局和加速绕线，自动实时鉴别任何短路点。利用“推线”（Push Wire）功能将同层连线推开到工艺允许的最小距离 。支持代工厂推荐的或符合DFM要求的宽度，间距，凹槽，覆盖，包含等工艺规则 。图2.5 自动化测距 Laker定制版图系统内建多种绕线器，利用设计连接信息即时自动完成绕线。其功能包括：点对点绕线：自动或交互的在源点和目标点间产生DRC正确的连线交互式绕线：确保DRC正确的交互式预绕线提示随鼠标移动实时生成，点击鼠标产绕线；其支持同层绕线，或通过热键换层，绕线器会自动添加相应的接触孔，并继续绕线。 标签绕线：自动产生相同文字或标签间的多点连线全自动绕线：全自动产生单条或多条连线第3章 IC Layout 3.1 Layout简介Layout 就是布局，也就是版图设计。 Design Engineer设计出的电路只是逻辑图，Layout Engineer则负责根据一定的工艺规则，将其转换为可用于生产的版图。Layout完成了从设计理念到物理实现的飞跃。Layout的发展历程早先完全由人工绘制，现在大部分规则逻辑都可由计算机自动布局布线完成，一些关键性的功能块或者是控制逻辑部分，还经常是由人工进行。专业手工布局设计者的布局性能最佳，所占用的晶片面积最小。此外，手工布局还经常用于辅助完成由自动布局所产生的布局。3.2 IC设计的流程 版图设计在整个设计流程中处于什么位置呢？一旦电路设计完成，版图设计也就开始了，我们可以通过IC设计周期中的前后关系，了解一下版图设计，以及它在流程中处于什么位置。 在开发过程中，有多种基于特定设计的设计流程，见图3.1。这里考虑的是一个通用概念上的流程，通过此流程，则所有的产品方案可以实现，产品最终能进入市场。 图3.1 IC设计流程1首先，市场部通常会详细说明需要开发的产品。 2下一步是规定设计的结构或行为。电路设计工程师规定芯片的结构来满足市场和/IDEA的功能需求。3系统仿真由一组工程师完成。这组工程师会对将要集成在最终芯片中的各个单独模块进行定义和验证。 4电路设计组完成所有的数字和模拟仿镇，来验证电路的方案和门的连通性，以及门的尺寸（为了满足时序规范）。这些组需要和版图设计组进行交互，版图设计组会使电路适合芯片的版图布局。 5版图设计由版图设计工程师完成。他们的工作包括放置多边形，对于所有的模块，利用电路组成的电路图来实现晶体管、基底连接、连线（使用1至6层金属）等。拿去大规模生产的最终设计是整个芯片的版图。 6在第一块晶圆制造出来后，测试工程师组要开始尝试测试芯片。首先，他们将检查工艺参数是否可以接受的允许误差范围内。下一步是使用工程测试仪来测试芯片，以便于找出所有的违规，并尝试在现场解决问题。 7在改正所有的错误（工艺上的或逻辑上的）后，芯片就将开始批量生产并流入市场。但这只是一个概念上的流程。在实际中，在通过不同的设计阶段时，会有很多的反复和设计上的迭代。很多不同的因素会引起设计上的改变，包括很多来自于版图上的限制或约束。在问题发生之前就能预料到这些问题，是理解如何区分优秀的设计工程师和优良的设计工程师的基本原则所在。3.3 LAYOUT 的基础知识3.3.1 LAYOUT 的步骤 图3.2 介绍了版图设计的基本步骤。 图3.2 Layout 的步骤良好的布局可以降低layout 难度，缩短走线，增加电路效能。建立基本元器件，如电阻，电容，MOS管，以缩短layout 的时间。可以使用MCELL来缩短基本元件准备时间。规划模块布局，完成模块的layout 后，对其进行检查DRC , LVS 。检查和修正DRC/LVS占Layout时间的40% 。最后完成整个CHIP的layout，把各个底层的模块根据电路图连接起来，并检查和修正DRC/LVS。3.3.2 LAYOUT 的规则电路设计师一般都希望电路设计得尽量紧凑。而工艺工程师却希望是一个高成品率的工艺。设计规则是使他们两者都满意的折衷。设计规则是良好的规范文献，他列出了元件（导体、有源区、电阻器等）的最小宽度，相邻部件之间所允许的最小间距，必要的重叠和与给定的工艺相配合的其他尺寸。对于一种工艺，当确定其设计规则时，要考虑的因素有掩膜的对准、掩膜的非线性、片子的弯曲度、外扩散（横向扩散）、氧化生长剖面、横向钻蚀、光学分辨率以及他们与电路的性能和产量的关系。设计规则规定了在掩膜板上每个几何图形如何与彼此有关的另一块掩膜版上的图形水平对准。除了明确指出的不同点以外，所有的规则是指相应几何图形之间的最小间隔。一种设计规则是直接用微米数表示最小尺寸。但是即使是最小尺寸相同，不同公司不同工艺流程的设计规则都不同，这就使得在不同工艺之间进行设计得导出导入非常的耗费时间了。解决问题的方法一种是使用高级的CAD工具，能够便捷的实现可兼容工艺间的转换。3.4 标准单元版图举例3.4.1 单个MOS管子的版图 图3.3分别是一个PMOS和一个NMOS的版图。有源区是定义MOS管可以形成的地方的扩散区间，也就是说只有被有源区覆盖的部分才是MOS管的有效部分。为了与阱(well)或者衬底(substrate)接触连接，需要一个叫做选择区域（selectarea）的反型扩散。而多晶硅在本图中的作用则是用来形成MOS管的栅电极。2条金属连线分别作为MOS管的漏极电极和源极电极。在本例中我们采用的是n阱CMOS工艺，则衬底是p型低掺杂。n沟道MOS管直接在衬底上制造，在图中，NMOS只需要选用n选择。因为一般NMOS晶体管衬底接VSS低电源端，所以为了让p型衬底与VSS接口接触要采用p选择。而p沟道MOS管则需要做在n阱上，然后采用p选择。因为一般PMOS晶体管衬底接Vdd高电源，为了让作为PMOS衬低的n阱与Vdd接口接触，采用n选择。用红色表示的多晶硅被绿色有源区覆盖的部分才作为MOS管的有效栅电极，该矩形宽边方向就是MOS管子的有效沟道长度（L），而矩形长边方向则是沟道宽度（）所以矩形的长宽比就是管子的（宽长比）。对于NMOS，PMOS的=14：4。由于CMOS工艺在整片硅片上要淀积厚氧化层作隔离，需要采用图中黑色方块表示的接触。对于MOS管用来连接处在隔离厚氧化层下的源、漏和之上金属连线。而作为Vss接口和Vdd接口，则需要连接处在离厚氧化层下的衬底和之上的金属连线。 NMOSPMOS 图3.3 PMOS和NMOS的版图 图3.4 MOS的简化版图3.4.2 MOS管的简化版图设计希望尽量得到正方形图案才是最紧凑的。如果MOS的沟道宽长比比较大，比如有的MOS管达到了880：4，则版图上的MOS管是非常的瘦长的，根据MOS管等效拆分原理，这时我们可以适当的将一个沟道宽长比为拆成n个宽长比为1/n的管子。 表示在版图则参看图3.4，进一步在版图上简化则可以将拆分后的管子的源极或者漏极重叠在一起。 3.4.3 INV和NAND2的电路图及版图设计 INV（inverter）就是CMOS反相器，它的功能是输出与输入反相。一个CMOS反相器由一个增强型NMOS和一个增强型PMOS组成。两个管子的栅极连在一个作输入端，接In，两个管子的漏极连在一起作输出端，传送Out信号，为了消除衬偏效应，PMOS的衬底和源极一起接VDD，NMOS的衬底和源极一起接地。它的符号和逻辑图如图3.4。当输入高电平时，即In=VDD，NMOS管导通，PMOS管截止，此时NMOS管相当于一个接通的开关，PMOS相当于一个断开的开关，于是输出被接到低电平，即Out=（0）见图3.5。当输入低电平时，即In=0，PMOS管导通，NMOS管截止，此时PMOS管相当于一个接通的开关，NMOS相当于一个断开的开关，于是输出被拉到高电平，即Out=VDD，见图3.6。我们常把反相器中的NMOS称为下拉开关，PMOS称为上拉开关。 图3.4 反相器的符号和逻辑图图3.6 输出被拉到高电平黑色部分是mos管的导通电阻图3.5 输出被接到低电平图3.5 输出被拉到低电平图3.7为NAND2的逻辑图。图3.7 NAND2的逻辑图图3.8和图3.9为INV和NAND2相应的版图。图3.8 INV的版图 图3.9 NAND2的版图第4章 AD/DA电路的版图设计随着数字控制和计算机技术的发展，AD/DA在电路中的角色也是必不可少的。通常，AD转换器中都会包含D/A转换器，而且A/D,D/A通常都会包含开关电路(Switch)，数字线路(digital)，取样保持电路(latch)，比较器（comparator）基准电压源(band gap)，放大电路以及一些无源器件等等。这里主要介绍比较器(comp) ，放大器的layout。首先来了解一下AD/DA转换器的工作原理。4.1 A/D转换器的基本原理4.1.1 A/D转换器的原理与步骤模数转换是将模拟电量转换为数字量，使输出的数字量与输入的模拟电量成正比。实现这种转换功能的电路称为模数转换器（ ADC ）。AD转换的原理图如图4.1所示：图4.1模数转换原理图A/D转换的一般步骤： 1).保持电路在变换过程中保持采样值不变； 2).量化编码电路将抽样信号变换为最接近幅度离散的数字信号； 3).编码电路将量化后的数值转化成由二进制表示的数值； 4).时钟与控制电路提供变换器所需时钟信号并按变换过程控制各部分电路的动作； 5).抗混迭滤波器将输入信号频带以外的信号滤除； 6).抽样电路在抽样时钟控制下对输入信号抽样成为事件离散信号； 7).在具体A-D变换电路中，量化和编码过程往往结合在一起 。 4.1.2 A/D转换器的主要参数1).分辨率 分辨率是指 A/D 转换器输出数字量的最低位变化一个数码时，对应输入模拟量的变化量。2).相对精度相对精度是指 A/D 转换器实际输出数字量与理论输出数字量之间的最大差值。通常用最低有效位 LSB 的倍数来表示。如相对精度不大于 (1/2)LSB ，就说明实际输出数字量与理论输出数字量的最大误差不超过 (1/2)LSB 。3).转换速度 转换速度是指 A/D 转换器完成一次转换所需要的时间，即从转换开始到输出端出现稳定的数字信号所需要的时间。4.2 D/A转换器的基本原理4.2.1 D/A转换器的原理数模转换是将数字量转换为模拟电量（电流或电压），使输出的模拟电量与输入的数字量成正比。实现这种转换功能的电路叫数模转换器（ DAC ）。其原理图如图4.2所示：图4.2数模转换原理图图4.3所示为一例倒T形电阻网络数模转换器：图4.3 倒T形电阻网络数模转换器 从图4.3可以看出，这种数模转换器是由倒T形电阻转换网络、模拟电子开关及运算放大器组成。倒T形电阻网络也是由R和2R两种阻值的电阻构成的。模拟电子开关也由输入的数字量来控制。当二进制数码为1时，模拟电子开关接到运算放大器的反相输入端；为0时，模拟电子开关接地。 根据运算放大器的虚地概念可以得出如下结论。 分别从虚线A、B、C、D处向左看的二端网络等效电阻都是R。 不论模拟开关接到运算放大器的反相输入端(虚地)还是接到地，也就是说，不论输入数字信号是1还是0，各支路的电流是不变的。 由此可求得从参考电压端输入的电流为 IR=URR 根据分流公式，可得各支路 I3= 12 IR=UR2R ， I2= 14 IR=UR4R ， I1= 18 IR=UR8R ， I0= 116 IR=UR16R ，由此可得出流入运算放大器的反相输入端的电流为 I= I0d0+I1d1 + I2d2 + I3d3 = UR16R d0 + UR8R d1 + UR4R d2+ UR2R d3 = UR24R（d3 * 23+d2 * 22 +d1 * 21 +d0 * 20 ) 运算放大器输出的模拟电压为 Uo = - RfIf = - Rf I = URRf24R（d3 * 23+d2 * 22 +d1 * 21 +d0 * 20 ) 当取 Rf=R 时则上式成为 Uo= UR24（d3 * 23+d2 * 22 +d1 * 21 +d0 * 20 ) 如果输入的是 位二进制数，则 Uo= UR2n（dn-1 * 2n-1+dn-2* 2n-2+ +d1 * 21 +d0 * 20 ) 4.2.2 D/A 转换器的主要参数：1).分辨率 分辨率是指 D/A 转换器模拟输出所能产生的最小电压变化量与满刻度输出电压之比。对于一个 n 位的 D/A 转换器，分辨率可表示为：分辨率= ULSBUFSR = 12n-1 分辨率与 D/A 转换器的位数有关，位数越多，能够分辨的最小输出电压变化量就越小。2).转换精度 转换精度是指 D/A 转换器实际输出的模拟电压与理论输出模拟电压的最大误差。通常要求 D/A 转换器的误差小于 U LSB /2 。 3).转换时间转换时间是指 D/A 转换器在输入数字信号开始转换，到输出的模拟电压达到稳定值所需的时间。转换时间越小，工作速度就越高。 4.3 比较器与运放比较器是AD中的重要器件，它的作用是将两个模拟信号进行比较，根据比较的结果输出一个二进制信号。比较器的电路形式及特性有些地方类似高增益放大器（OP），因此把这两种电路的layout放在一起分析。图4.4 差分比较器的主体电路结构从电路形式上看，很多比较器就是一个差分输入，单端输出的高增益放大器，但是它的输出摆幅和直流电平应和数字电路的逻辑电平匹配。在一般主体电路上，普通差分比较器和差分放大电路结构是一样的。但是它之间在要求上有着本质的区别。图4.4所示是他们一个基本的主体电路结构。 虽然这两种电路的结构类似或者相同，但是因为它们之间毕竟存在不同所以在layout处理上也要区别对待。下面先简单的从功能上讲解一下它们之间的不同，然后根据这些区别强调一下在layout上应该如何做得更好。 比较器与运放的区别：1 二者的用途不同。2 比较器的输出跳变在两个状态之间，运放输出是连续变量。3 比较器对增益相位没有严格要求。4 为了使比较器有较高灵敏度，与运放相比，比较器对输入失调电压和输入偏置电流要求较高。一般比较器框图如图4.5：图4.5 一般比较器框图与一般运放不同的是除了差分电路以外，比较器中的还有数字信号及其时钟控制信号，尤其是控制信号，一般都是跳变，动态。因此这些控制信号一定要与远离模拟的输入信号。所以在处理layout上，运放和比较器的差分部分基本相同，尽量采用比较match的中心对称方法布局。对于运放，它的偏置，电平平移部分以及最后的输出级都可以发在一起，不用对差分部分隔离。而在比较其中我们从前面与运放的比较中可以看出，差分以后会有数字信号及其时钟控制电路，因此需要用guard ring对差分部分作适当隔离，一般后面的缓存及其锁存部分会摆放在logic部分（一般design时候就会分开）。无论分开与否，尽量都不要差分电路共用电源，而且控制信号尽量不要与模拟输入信号有交叉。如果一定要有交叉，需要做一定屏蔽处理。下图4.6为差分Layout示意图，及其Comp Floor Plan的示意图。图4.6 差分layout 及其comp floor plan示意图4.4 屏蔽处理虽然现在CMOS工艺有了很大的发展，我们可以采用很多层金属布线，但是对于高速或者高精度电路我们一定要考虑信号的串扰。因为当信号线平行或者交叉的时候他们之间存在有寄生电容，通过这些电容的耦合产生了信号之间的干扰。在电路上采用差分对结构能够有效的减少一些噪音。除此之外layout 的布局走线也非常关键。敏感电路的guard ring 屏蔽，敏感信号的屏蔽都是必不可少的。 对于信号的屏蔽有两种情况，一种是对敏感信号线即怕被干扰的线进行屏蔽，第二种是对产生干扰的动态信号线尤其是高速时钟信号进行屏蔽。屏蔽的方法一般是在信号线的两边加GND线，如果遇到信号线交叉一般是将需要屏蔽的线夹在上下两层金属线之间。另外需要指出的是对产生干扰的动态信号线屏蔽用的GND最好是直接从PAD接出来的，不要与其他模拟电路公用。图4.7所示信号线的屏蔽。 图4.7 信号线的屏蔽并非所有信号线对其进行屏蔽都是好的，我们知道对信号线进行屏蔽，就直接加大了这条线与地线之间的电容。对于有些电路来讲这种增加电容带来的后果是严重的，另外只有信号线很敏感，例如高速AD/DA的差分输入等需要进行屏蔽处理，其他偏置电路并不需要。还有只有变化的时钟信号周围存在怕被影响的其他线号线时屏蔽地线才被使用。不了解电路大量增加屏蔽地线对整个电路来讲是百害而不利的。对于一些重要的线，怕被干扰，但是又怕寄生对地电容。所采取的方法最好是采用最上层金属布线，同时远离其他控制信号（5um以上）尽量避免与其他动态信号交叉，如不得已交叉，其他信号采用下层金属，与其距离尽量远。最后是完整的RGB_DAC 版图和 ADC8 的版图，分别见图4.8 和图4.9 所示：图4.8 RGB_DAC图4.9 ADC8第5章 版图验证过程DRC : Design Rule Check 设计规则检查LVS : Layout Versus Schematic 版图电路图对比检查ERC : Electrical Rule Check 电学规则检查5.1 设计规则检查（DRC） 设计规则验证步骤会检查版图数据中的所有多边形和分层是否遵守制造工艺规则。这些设计规则定义了可制造设计的尺寸限制。宽度规则和间距规则就属于这一范畴。满足制造要求就是必须检查和校正的最基本的规则集合。因为设计规则检查（DRC）是版图实现后所进行的第一级验证，所以通常也会对相应的方法、连接关系以及指导性规则进行检查，我们将之称为补充规则。比如说，分层的非法使用（在逻辑区使用ESD层）、非法的器件或连接都属于这些规则范围。5.2 版图电路图对比检查（LVS） 版图电路图对比检查（LVS）验证用于检查设计是否正确连接。电路图是参考电路，版图应和它进行核对。原则上应对以下几方面进行验证：1所有信号的电气连接关系。包括输入、输出，以及电源信号与相应器件的连接。2器件尺寸：晶体管的宽度和长度，电阻大小，电容大小。3识别未包含在电路图中的备用组元和信号。5.3 电学规则检查（ERC） 电学规则检查（ERC）有时是可选的，或者很少作为一个单独的验证步骤来使用。因为许多问题用LVS检查就可以发现。在这一步，通常只有与连接关系或器件连接错误相关的电学规则需要进行ERC检查，比如：1未连接，部分连接或备用器件2无效晶体管3悬空节点4短路5在其他步骤中不进行检查的特殊检查（例如天线规则）5.4 LVS/DRC/ERC的验证过程5.4.1 运行 LVS /DRC /ERC 1LVScalib lvs2 hier hcell hcell spice layout.spi lvs.cal /用Hierarchical结构run LVS的命令用Hierarchical结构run LVS时，要在run LVS的目录下建一个以hcell(小写)为名字的文件 ,这个文件共