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毕业论文_Bi-CMOS集成运算放大器的电路分析及版图设计 毕业论文题目: Bi-CMOS集成运算放大器的电路分析及版图设计摘 要 集成运算放大器是一种重要电子元器件，在电子产品中得到广泛应用,可作为误差放大器、比较器、滤波器等。理想的放大器应该无噪声、具有无穷大增益和输入阻抗、无穷小输出阻抗以及零失调电压等。在这篇论文中，我本文主要研究了运算放大器电路的工作原理和版图设计，同时还了简要解了Bi-CMOS工艺步骤。运算放大器电路主要包括输入级、偏置电路、中间级和输出级，输入信号加载到输入级并在合适的偏置下通过输出级得到放大信号。版图设计主要是熟悉设计规则，布局布线合理美观，并要进行DRC验证和LVS验证。Bi-CMOS工艺可满足现代大规模集成电路对器件性能的要求，特别适用于高压和大电流的功率电路，在今后的高性能集成电路中有很大的发展潜力。dB,输出共模范围为3.5V，失调电压为6.5mV，摆率较小的放大器电路设计。绘制出了放大器的版图，并且通过了进行DRC验证和LVS验证。 关键词：放大器,电路,版图,工艺 Subject: Analysis and layout design of CMOS integrated OPAbstract Integrated operational amplifier is an important electronic components, it is used in electronic applications is very extensive currently, for example, it can be used as amplifiers, comparators, filters, etc. The ideal amplifier should without noise, has infinite gain and input impedance, infinite output impedance and zero offset voltage.In this paper, I mainly study the works of the op amp circuit principle and layout design, and also study briefly the solution of the Bi-CMOS process steps. The op amp circuit including the input stage, bias circuit, the middle stage and output stage. The input signal is loaded into the input stage and output stage amplifies the signal in the right bias. Layout design main is familiar with the design rules, the layout wiring reasonable and beautiful, and must carry on the DRC validation and LVS verification. Bi-CMOS technology to meet the requirements of modern LVSI device performance, especially suitable for high voltage and high current power circuit, there is great potential in future high performance integrated circuits.By the graduation project, I completed a gain of 86dB; the output common-mode range is 3.5V, the offset voltage of 6.5mV, smaller slew rate amplifier circuit design. Map out the territory of the amplifier, and through the DRC verification and LVS verification. Keywords: Amplifier, Circuit, Layout, Process目 录 第一章 绪论11.1 集成运算放大器研究的目的和意义11.2 集成运算放大器的发展与前景21.3 本文的主要研究内容4第二章 CMOS运算放大器电路的理论知识52.1 集成电路的设计流程52.1.1 功能设计阶段52.1.2 设计描述和行为级验证52.1.3 逻辑综合52.1.4 门级验证62.1.5 布局和布线62.2 CMOS运算放大器电路的特点62.2.1 集成电路的特点62.2.2 集成运放电路的组成及各部分的作用72.3 CMOS运算放大器的设计原理82.3.1 集成运放电路基本原理82.3.2 集成运放电路主要性能指标92.3.3 集成运放电路的设计流程112.4 CMOS集成运放电路的设计112.4.1 建库112.4.2 CMOS集成运放的电路图132.4.3 CMOS集成运放的电路图仿真132.4.4 CMOS集成运放的参数计算19第三章 CMOS运算放大器后端设计223.1 版图的设计流程223.1.1 整体设计233.1.2 分层设计233.1.3 版图检查233.1.4 寄生参数的提取和后仿真243.1.5 版图的整体检查243.1.6 完成版图253.2 编辑版图253.2.1 建立版图单元253.2.2 建立底层单元253.2.3 编辑电路版图293.3 版图验证的具体过程313.3.1 DRC验证323.3.2提取Extract文件343.3.3 LVS验证35第四章 Bi-CMOS工艺374.1 Bi-CMOS工艺的结构特点374.2 Bi-CMOS工艺的发展与应用374.3 Bi-CMOS工艺的分类384.3.1 以CMOS工艺为基础的Bi-CMOS工艺384.3.2 以双极型工艺为基础的Bi-CMOS工艺394.4 Bi-CMOS工艺的工艺步骤39第五章 总结45致 谢47参考文献48附录（DRC验证规则）49 第一章 绪论集成运算放大器 Operational Amplifier,缩写为OP ，它是带深度负反馈并由多级直接耦合放大电路组成的高增益模拟集成电路，其特点是增益很大（可达60dB -180dB），输入电阻大，输出电阻低，共模抑制比高（60 dB -170dB），失调电压小，温度漂移小，可用于正信号和负信号的输入与输出。因为其成本低，功能强大，性能好等优点，所以广泛应用于日常生活、工业生产以及高科技等各个方面。1.1 集成运算放大器研究的目的和意义集成运算放大器在集成电路中的应用非常广泛，它是由偏置电路、输入级、中间级和输出级组成的高增益模拟集成电路。理想放大器应该无噪声、具有无穷大增益、无穷大输入阻抗、零偏置电流以及零失调电压。一般而言，高精度运放主要测试测量仪、汽车电子以及工业控制系统等高速主要用于通信视频以等产品；低电压/低功耗运放主要手机、PDA等便携式电子产品。通用运算放大器应用最，需要简单信号或信号电子系统都可通用运放。电压型集成是一种放大倍数的直接耦合放大器目前广泛应用。集成电路的输入与输出接不同的反馈网络，可实现不同的电路信号运算、减、乘、除、对数、反对数、平方、开方等利用集成运算放大器非常方便的完成信号放大信号的处理波形的产生和变换滤波调制。集成运算放大器的种类非常多，。每一代的电子在晶片上集成越来越多的功能，集成越来越的模拟电路。随着数字应用，模拟应用也会相应增加，数据转换和接口的功能。每一代新电子的都提出了新要求，因此，需要集成的发展十分迅速。通用经历了四代，同时，发展了特殊需要的专用型集成运放各项技术指标不断改进。了解各类集成运放的特点它们的技术指标在工作中能够根据要求正确地选用。第一代集成运放基本上数字集成电路的制造工艺，也采用如横向PNP管特殊元件、共模负反馈电流恒流源等电路，它们能够达到中等精度的要求。第二代的特点是采用有源负载，在不增加放大级的情况下获得高的开环增益。两级使防止自激的校正措施比较简单。电路中还有短路保护，防止过流造成损坏。第三代特点输入级采用了超管，使等项参数值下降。在版图设计方面，输入采用对称设计，使超管产生的温漂抵消，因此在失调电压、失调电流、共模抑制比、开环增益和温漂等方面的指标都得到改善。第四代的特点是制造工艺达到大规模集成电路的水平。输入级采用MOS场效应管，输入电阻，调制和解调自稳运算放大器，使失调电压和温漂进一步降低。专用型运放在某些单项指标比较高。高精度集成运放的特点漂移和噪声很低，共模抑制比开环增益很高，减小集成运放的误差，达到很高的精度低功耗型集成运放的静态功耗比通用型一般低12个数量级，要求的电源电压很低，不仅静态功耗低，而且能获得较高的开环差模增益和共模抑制比等保持良好性能高阻型集成运放通常利用场效应管组成差分输入级在带通滤波器以及某些信号源内阻很高的电路中，需要使用高输入电阻的运算放大器，以减小对被测电路的影响高压型集成运放的特点是输出电压动态范围大，电源电压高，的功耗也高高速型集成运放的主要特点是在大信号工作状态下具有的频率特性在A/D和D/A转换器、滤波器、高速采样保持电路和比较器等电路中，要求集成运放具有较快的转换速率以获得较短的过渡时间来保证电路的精度大功率型集成运放在提供较高的输出电压的同时，还能较大的输出电流，在负载上可以得到较大的输出功率。从市场需求看，全球对都保持增长尤其在消费和通讯领域。通讯和网络基础设备市场已经，未来几年这设备在会有很大增长。而这些应用高速驱动器低噪声低输入运放。”从应用角度，不同的系统对运放不同要求，选择合适的运放对于系统设计重要。对于通信、高速测量仪及超声波设备等高速，交流特性重要衡量系统在交流特性方面的参数有失真率、信号带宽噪声等；对于系统直流特性更为重要衡量系统在直流特性方面的参数有输入补偿电压、输入偏置电流、开环增益及共模抑制比等。近年来消费电子、通讯等应用领域的发展对，低功耗以及良好的匹配性能都十分重要。在因素推动下，运算放大器正朝着速度更快、集成度更高、价格更低的方向发展Cadence软件中进行版图设计的具体步骤以及需要注意的地方；画完版图后，须进行版图的几何验证即DRC验证以及版图和电路原理图的对应验证即LVS验证。在第四章，我大概介绍了Bi-COMS工艺。首先简单介绍了一下双极性工艺，CMOS工艺以及Bi-COMS工艺，并进行了对比，已体现出Bi-COMS工艺的优点。其次，我简单介绍了Bi-COMS工艺的主要流程。第二章 CMOS运算放大器电路的理论知识2.1 集成电路的设计流程2.1.1 功能设计阶段设计人员需要根据产品的应用场合，根据一些诸如功能、性能要求、工作环境以及功耗等规格，明确电路设计时的大致方向。更可进一步确定软件模块及硬件模块该如何划分:哪些功能应该划分到片上系统（SOC）内，通过软件实现其功能;哪些功能可以设计在电路里，通过硬件实现。 2.1.2 设计描述和行为级验证 功能设计完成后，可以依据功能将SOC划分为若干功能模块，并决定实现 这些功能将要使用的IP核。这个阶段的设计将接影响了SOC 内部的构架及各模块之间的相互联系，还有设计出来产品的稳定性。决定模块之后，可以用VHDL 或Verilog 等硬件描述语言实现各模块的设计。接着，利用VHDL 或Verilog 的电路仿真器，对设计进行功能验证（function simulation， behavioral simulation）。synthesizer）进行综合，即将VHDL 或Verilog 语言编写的行为模型转换为电路模型。在综合过程中，需要选择合适的逻辑器件库（logic cell library），以作为合成逻辑电路时的参考依据。硬件语言设计描述文件的编写格式是决定综合工具执行效率的一个重要因素。逻辑综合后得到门级网表。 2.1.4 门级验证 门级功能验证是寄存器传输级验证。其主要的内容是要确认经综合后的逻辑电路是否符合功能需求，该工作一般利用门电路级验证工具完成。必须提及的是，这个阶段的验证仿真需要考虑门电路的延迟。 2.1.5 布局和布线 布局指将设计好的功能模块合理地摆放在芯片上，规划好它们的位置，其目的是在不影响性能的情况下尽量减小它们的布局面积。布线则指完成各模块之间互连的连线，其目的是尽量减小连线的长度和环线的面积，使电路的延迟和辐射等干扰达到最小。 2.2 CMOS运算放大器电路的特点2.2.1 集成电路的特点集成电路是通过氧化、光刻、扩散、外延、离子注入、金属化等集成工艺，把晶体管，电阻，电容，电感等器件连接在一起集中制作在一小块半导体基片上，构成一个具有一定功能的电路。按功能可分为模拟集成电路即对模拟信号进行处理的集成电路，数字集成电路即对数字信号进行处理的集成电路和数模混合电路即对数字信号和模拟信号进行处理的集成电路三两大类，其中集成电路运算放大器在模拟集成电路中应用最广泛，它实质上是一个高增益的直接耦合多级放大电路。 集成电路的特点： 1 单个元件精度不高，受温度影响也大，但元器件的性能参数比较一致，对称性好。适合于组成差动电路。2 阻值太高或太低的电阻不易制造，在集成电路中管子用得多而电阻用得少。3 大电容和电感不易制造，多级放大电路都用直接耦合。在集成电路中，为了不使工艺复杂，尽量采用单一类型的管子，元件种类也要少所以，集成电路在形式上和分立元件电路相比有很大的差别和特点。常用二极管和三极管组成的恒流源和电流源代替大的集电极电阻和提供微小的偏量电流，二极管用三极管的发射结代替。集成运放电路的特点：1电路结构与元件参数具有对称性。由集成工艺制造的元件，参数的精度不高，而且器件受温度的影响比较大，但由于各个元件都做在同一个硅片上，距离近，所以电路的对称性比较好，。2. 采用复合电路。由于复合电路的性能比较好，所以大部分放大电路采用复合管，其缺点是制作工艺比较复杂。3. 有源器件代替无源器件。在集成电路的制作工艺中，有源器件比无源器件的制作方便，而且面积小，所以常用有源器件代替无源器件。4. 各级之间采用直接耦合的方式。在集成电路中，容量大的电容不易制作，而且采用阻容耦合会使得电路的延迟变大，所以集成运算放大器各级之间一般采用直接耦合的方式。2.2.2 集成运放电路的组成及各部分的作用电路组成（如图2.1） 图2.1放大器的组成电路各部分的作用如图2.1所示，集成运放电路由四部分组成输入级是一个双端输入的，要求其大静态电流小，该级直接影响的性能，所以。中间级作用是集成，。输出级输出，要求线性范围宽，非线性失真小等。偏置电路集成运放各级放大电路的静态工作点 图2.2放大器的符号为了提高放大器的性能，一般会将放大器的输出端和反响输入端短接起来，形成负反馈，负反馈的作用是保证电路工作是的稳定性。在电路处于深度负反馈时，可利用理想运算放大器工作在线性区时的虚短 即正向输入端和反向输入端的电流相等 和虚断（即正向输入端和反向输入端的点位相等）这两个特点来分析电路。2.3.2 集成运放电路主要性能指标1. 输入失调电压 输入失调电压是指当输入电压为零时，由于电路内部结构和器件参数的影响，输出电压不为零。为了使输出电压为零，在输入端所加的补偿电压即为输入失调电压。它表征运算放大器内部电路对称性的指标，一定程度上也反映温漂的大小（一般只有几毫伏）。 2. 输入失调电压温漂 d/dT 输入失调电压温漂是指在规定的工作温度范围内，输入失调电压随温度的变化量与温度变化量的比值，也就是的温度系数，它是衡量运算放大器温漂的重要参数，其值越小越好。这个指标比输入失调电压更重要，因为输入失调电压可以通过调节电阻的阻值使其降为零，输入失调电压的温漂却无法降为零。 3. 输入失调电流 输入失调电流是指在输入电压为零时，输入级的差分对管基极（或漏极）电流的差值，这个参数用于表征差分级输入电流不对称的程度（一般为1nA0.1uA）。4. 输入失调电流温漂d /dT 输入失调电流温漂是指在规定工作温度范围内，输入失调电流随温度的变化量与温度变化量的比值。也就是的温度系数，其值越小越好。 5. 输入偏置电流 输入偏置电流是指当输出电压为零时，运算放大器的两个输入端偏置电流的平均值，这个参数用于衡量差分放大对管输入电流的大小（一般为10nA1uA）。 6. 最大差模输入电压 最大差模输入电压是指运算放大器的两输入端所能承受的最大差模输入电压，超过这个电压时,差分输入管会发生反向击穿现象。 7. 最大共模输入电压 最大共模输入电压是指保证运算放大器正常工作的前提下，共模输入电压的最大值。如果输入大于这个值，差分输入管饱和，则放大器失去共模抑制能力。8. 开环差模增益 开环差模增益是指在运算放大器没有外加反馈时，输出的电压值与输入的电压值之比（一般为100dB140dB）。9. 共模抑制比KCMR 共模抑制比即差模电压增益与共模电压增益之比，常用分贝数来表示， KCMR 20lg /）dB 。它是衡量差放输入级的对称程度和运算放大器抑制共模干扰信号能力的参数，也可以用来衡量运算放大器抑制温漂的能力。其值越大越好（一般为80dB-160dB）。 10. 差模输入电阻 差模输入电阻是指输入差模信号时，运算放大器的输入电阻，即差模输入的电压值与相对应的输入电流值之比，可衡量放大器向信号源索取电流的能力。11. 单位增益带宽 BWG 单位增益带宽 BWG 是指当共模增益下降到1时所对应的频率。12. 转换速率 压摆率 转换速率是指在额定负载的条件下，输入一个大的阶跃信号时，输出电压的最大变化率。它反映运算放大器对快速变化的输入信号的响应能力。 2.3.3 集成运放电路的设计流程1. 确定运算放大器的偏置电流。2. 确定MOS管的栅源电压。在给定偏置电流时，增大MOS管的宽长比（一般长不变，宽增大），则电路的共模抑制比增大，噪声减小，电路的匹配性好，增益增大。但缺点是增加了版图面积和寄生电容，电路的工作速度减小。3. 确定器件的尺寸。4. 确定放大器的补偿。2.4 CMOS集成运放电路的设计2.4.1 建库我们编辑版图是在Cadence软件中的Virtuoso Layout Editor的版图编辑环境中来进行版图的编辑。我们首先在系统中建立自己的库，如图2.3所示： 图 2.3建库窗口建完库后，就可以在自己的库下面建立电路编辑单元，如图2.4所示： 图2.4建立电路编辑窗口2.4.2 CMOS集成运放的电路图打开电路编辑单元就可以进行电路编辑了。其编辑结果如图2.5所示： 图2.5电路原理图在这次设计中，我采用差动放大电路作为运算放大器的输入级。如电路图所示，其要求是两个管子和的参数完全相同，而且两个管子的温度也完全对称，这样的要求可以效抑制共模噪声。、和三管的作用是给电路提供合适的直流偏置。和的镜像电流，其作用是使和两个管子漏端的电压差为零，把下一级偏置在一个特定的电流水平。为电流源。和是共源放大器，可作为二级放大。和组成输出级。2.4.3 CMOS集成运放的电路图仿真对编辑好的电路原理图进行保存，如果提示有错误，则需仔细查看并进行改正，直至没有报错。下来就可以进行电路仿真了。动态仿真是通过仿真器不断向电路模型输入激励信号，仿真器将验证的结果记录下来，然后通过各种方法判断输出的结果是否满足技术指标。电路仿真Composer-schematic界面中的ToolsAnalog Artist项可以打开Analog Artist Simulation，出现如图2.6所示的窗口。填写Session（包括Schematic Window、Save State、Load State、Options、Reset、Quit等菜单选项）， Setup（包括Design、Simulator/directory/host、Temperature、Model Path等菜单选项）， Analyses（选择模拟类型，在Spectra下有ac、dc、tran、noise四个选项，分别对应的是交流分析、直流分析、瞬态分析和噪声分析。我们知道：交流分析是分析电流（电压）和频率之间的关系，因此在参数范围选择时是选择频率。直流分析是分析电流【电压】和电流【电压】之间的关系。Tran分析是分析参量值随时间变化的曲线）。等选项中的交直流电压、电流、温度等仿真所需的参数，然后选择需要仿真的端口，最后点击绿灯就可以进行电路的参数仿真了。 图2.6仿真窗口 仿真的具体步骤 1. 在Edit Variables窗口中添加新的变量,如是对系统变量 如温度 扫描，就略去这一步。2. 在Parametric Analysis窗口中，填入变量名称（温度变量是temp），设定扫描范围以及步长等。也可以点击setup，在pick name for variables的弹出菜单中选择所需扫描的参量（除系统参量外，菜单中所列举的都是variables中设置的变量）。3. Outputs/To be plotted/selected on schematic子菜单用来在电路原理图上选取要显示的波形（点击连线选取节点电压，点击元件端点选取节点电流），这个菜单比较常用。当然我们需要输出的有时不仅仅是电流、电压，还有一些更高级的。比如说：带宽、增益等需要计算的值，这时我们可以在Outputs/setup中设定其名称和表达式。在运行模拟之后，这些输出将会很直观的显示出来。4. 然后运行Analysis菜单下的start子菜单，开始模拟，模拟结果会在Waveform窗口中显示。 运算放大器电路图的仿真结果 大信号和小信号的瞬态响应分别由将一个0V和5V脉冲作用到单位增益结构所决定正摆率和负摆率，负摆动的大过冲是由输出级造成的，原因是电路确定的期望摆率值对负载电容充电的电流不足。1. 其瞬态总响应如图2.7所示： 图2.7总瞬态响应2. 其大信号上升响应如图2.8所示，摆率为4.65V/2.08485uS 2.23 V/uS。 图2.8大信号上升响应3. 其大信号下降响应如图2.9所示，摆率为-4.8V/3.558552uS -1.35 V/uS 图2.9大信号下降响应4. 其小信号上升响应如图2.10所示，摆率为0.09977V/928.38681uS -0.1m V/uS 图2.10小信号上升响应5. 其小信号下降响应如图2.11所示，摆率为-81.499mV1.226486uS -66.45m V/uS 图2.11小信号下降响应6. 共模输出范围如图2.12所示，其共模输出范围为3.5V。 图2.12共模输出范围7. 失调电压仿真如图2.13所示，其失调电压约为6.5mV。 图2.13失调电压8. 相位裕度仿真如图2.14所示，相位裕度为18070 110。 图2.14相位裕度9. 增益的仿真如图2.15所示，有图可得放大器的放大增益约为86dB。 图2.15增益2.4.4 CMOS集成运放的参数计算1. 确定器件参数的原则L确定：考虑MOS管的耐压，工艺水平，沟道长度调制效应对器件特性的影响。W确定：对于长沟器件，根据工艺水平先考虑沟道宽度，再根据W/L确定L的值源漏尺寸越小寄生电容及漏电流就越小。相同内型MOS管源漏区连接时采用直接连接可以减小源漏区面积，减小寄生电容及漏电，同时也减小了芯片面积。2. 放大器增益参数的计算我们首先计算直流偏置，令电源电压 5V：由电路原理图可知流经, 三管的电流相等，且三个管子都工作在包河区，则有： （式2.1）由工艺参数可知:PMOS管 -0.73V， 2.21A/, 0.013 NMOS管 0.71V, 6.87A/， 0.021将电路原理图中的宽长比与上述参数代入式2.1式可得： 3.92V 2.03V那么管提供的差分偏执电流 （式2.2）将对应的参数代入2.2式可得 502uA差分放大级的偏置电流一般根据增益，共模抑制比，功耗和噪声以及匹配性等来确定。我们选择差分放大级作为运算放大器的第一级，其小信号增益为： （式2.3） （式2.4）我们分析运算放大器的两个输入（即管和管的栅极）电压相同时，由于镜像电流的作用，流过管和管的电流相等，这样便可知管的栅源电压和漏源电压相等。考虑沟道长度调制系数，则 （式2.5） （式2.6）将上述参数代入2.6式可得 411设计运算放大器的下一步是确定第二级的放大倍数。我们先计算出流经的电流（即的电流） （式2.7）代入参数可得 151uA这个放大器的第二级是由两个PMOS管构成的源极跟随缓冲放大级，它的增益为： （式2.8）将参数代入2.8式可得 43由此得到放大器的开环增益为： 43 1767320log 204.25 85dB将运算结果与仿真结果相比，结果是比较吻合。第三章 CMOS运算放大器后端设计集成电路的后端设计主要包括版图设计和版图验证。我们采用的是Cadence和Virtuoso Layout Editor的版图设计环境来进行版图的设计和验证。利用Virtuoso Layout Editor的验证工具DIVA进行验证。版图验证的过程主要包括：设计规则检查（Design Rule Checking 简称DRC），用于检查版图的几何尺寸是否满足芯片制造过程中根据工艺确定的规则或约束条件，包括图形的宽度、图形的间距等。电学规则检查（Electronics Rule Checking 简称ERC）,用于检查版图的连接是否违反电气方面的规定，包括节点的短路和开路、有没有悬空的节点和元器件等。电路与版图的对应检查（Layout Versus Schematic 简称LVS），用于版图和电路的一致性对照检查，即检查电路和版图在节点及其连接关系、元器件及参数等方面是否匹配。版图的寄生参数提取（Layout parameter Extraction 简称LPE），用于从版图中提取元器件的参数（例如MOS管的沟道长度/宽度，源漏区的周长/面积等）、寄生电容、寄生二极管等。3.1 版图的设计流程版图就是集成电路工艺制造所需的十多层掩膜版的物理几何图形的，这十多层图形通过计算机辅助设计CAD工具按照一定规定叠加到一起所构成的整体物理图形，这个图就叫做集成电路的版图。版图的设计既要符合集成电路的功能、电学参数、可靠性参数要求，又要符合集成电路工艺制造的设计规则（工艺参数）、组装压焊的要求。除此之外，还要使组图美观好看，具有美学观点。完整的版图：有制造掩膜版的各个层（一般都有十多层），遵守工艺制造水平的设计规则，其结构分版图内部（各种门电路、D触发器、加法器、RAM、ROM等）、外围、输入、输出、压点（主要是输入、输出端口，以及其端口的顺序）、电路代号、版序、对图符号、版图设计时间、划片距离、制版检查标记等。如果加工厂家没有各种器件的检测版，还需要各种器件的样管，样电阻。若是双极型的线性电路，需增加一个在摸索工艺条件时可直接用探针检测的NPN、PNP样管。3.1.1 整体设计这一步主要确定版图设计的基本模块和焊盘的大致布局。这个布局应该以功能框图或电路原理图为参考，使它们在布局上大体一致，然后在根据各个模块版图面积的大小进行适当的调整。这一步还有一个重要的任务就是焊盘的布局。焊盘的合理布局对与系统内部各信号之间的连接非常重要，其布局还应该便于测试，再有就是以减小版图面积，节省成本为出发点。3.1.2 分层设计这一步主要是按照功能将整个电路划分为若干个功能模块，再对每个功能模块进行划分，使每个小模块对应一个单元。我们通常采用自上而下的设计思路，即从最小模块到整个电路的版图设计需要建立多个设计单元。这个设计方法有许多优点，其中最重要的优点就是：当设计的某个模块出现错误需要修改时，只需要在下一层修改该单元，上一层凡是有该单元的就都修改过来了，不需要逐一在上单元中做修改。这样使得电路的结构更加严谨，层次分明。3.1.3 版图检查1. DRC验证 这一步是对版图的设计规则进行检查。在画版图的时候要不时的对版图进行DRC检查，并及时进行修改，因为在做DRC的修改时往往会改变版图的尺寸大小。如果画完整个版图，各个模块的相对位置已经确定，这时再进行DRC验证，可能会牵一发而动全身，使得整个版图都要饯行修改。运行DRC时，程序就会按照DIVA规则检查文件运行，当发现错误时，在出错的地方标上记号，并做出具体的解释。我们就可以根据它的提示进行错误修改。2. 执行EXT 这一步主要是对版图进行电路拓扑结构，元件及器件参数的提取。DRC验证只是对版图的几何图形进行检查，要检查电路原理图中的错误则需要用到Cadence软件所提供的Extract和LVS两种工具。Extract 是系统根据工艺文件和版图提取版图的电路特性，即辨认版图中的器件，如：NMOS管，PMOS管，电容和电阻等。提取后的电路将以Extracted的文件形式保存到库中。3. LVS验证 这一步主要是对版图或者电路原理图进行修改，是各个元件和它们之间的连接关系一一对应。即把上一步提取所得到的Extracted的文件与Schematic视图中的电路原理图进行对比，检查它们之间的关系是否正确。3.1.4 寄生参数的提取和后仿真在制作实际电路的过程中，通常会产生三种寄生参数：寄生电容（主要由金属连线和掺杂引起），寄生电阻（主要由金属和多晶硅的布局引起）和寄生电感。其中，寄生电容是影响电路性能的主要因素。这三种寄生参数会给电路带来以下影响：引入噪声，影响电路的稳定性和可靠性。增加电路的传输延迟，影响电路的工作速度。3.1.5 版图的整体检查这一步主要是在电路的外围做焊盘和保护环。焊盘作为电路的输入输出并用于测试，而保护环则用来连接对地的PAD，并起到隔离衬底噪声的作用。3.1.6 完成版图经过检查确认版图设计正确无误后，就可以生成GDSII或CIF文件。芯片制造商会根据生成的GDSII或CIF文件制作掩膜版，进而制造芯片。3.2 编辑版图 版图编辑工作是在Virtuoso工具中进行的。我们首先建立版图单元；为了减少工作量，我们可以建立底层单元，这样在整个版图的编辑过程中就可以调用大曾单元；然后我们建立单管的版图编辑单元，在调用时只需按不同的管子修改参数即可，这样即便出错也容易修改。3.2.1 建立版图单元 图 3.1建立版图单元在自己所建的库中建立版图编辑单元layout单元，如图3.1所示。3.2.2 建立底层单元在自己的库中建立4个下层单元，以方便版图的整体编辑。1. 建立NMOS管的底层版图单元，如图3.2所示： 图3.2建立NMOS管的底层单元在系统的库中调出NMOS管的版图，保存在所建的layoutnmos单元中，如图3.3： 图 3.3NMOS管的版图2. 建立PMOS管的底层版图单元，如图3.4所示： 图3.4建立PMOS管的底层单元在系统的库中调出PMOS管的版图，保存在所建的layoutpmos单元中，如图3.5： 图3.5PMOS管的版图3. 建立电阻的底层版图单元，如图3.6所示： 图3.6建立电阻的底层单元在系统的库中调出电阻的版图，保存在所建的layoutres单元中，如图3.7： 图3.7电阻的版图4. 建立电的底层版图单元，如图3.8所示： 图3.8建立电的底层单元在系统的库中调出电容的版图，保存在所建的layoutcap单元中，如图3.9： 图3.9电容的版图3.2.3 编辑电路版图 图3.10版图编辑窗口使用上面建立的NMOS单元，PMOS单元，电容单元和电阻单元4个底层单元，在layout单元中编辑整个电路的版图。在编辑的过程中，根据所设计的电路原理图中各个器件的参数，在调用底层各单元时，只要在参数项中修改各参数，使其和电路图中的参数一直即可，如图3.10所示。经过调用和设置参数，可得到与电路图参数一致的相对应的器件版图，如图3.11所示： 图3.11调用PMOS管如上步骤，再依次对NMOS管，电容和电阻进行调用并设置参数。按照电路原理图画出所有器件所对应的版图，再对这些版图进行合理的布局。其宗旨是：尽量减小版图的面积，方便各个器件之间的布线，使版图美观等。布局完成后，根据电路图对各个器件饯行布线。其总电路的版图如图3.12所示： 图3.12放大器版图3.3 版图验证的具体过程在版图画好之后，就要对其进行验证。在画版图时要按照一定的设计规则来进行，即要通过设计规则检查DRC（Design Rule Checking）的验证。有些版图在画好之后已经通过DRC验证，但这并不能说明它不存在错误。即它虽然在设计规则上没有错误，但模块内部的连接关系可能与电路逻辑图里面的连接关系不一致。所以通过DRC验证的版图还要经过电路与版图的对应检查LVS（Layout Versus Schematic）的验证。之后，编辑好的版图还要经过寄生参数提取程序提取到电路中的寄生参数，在电路仿真时可以调用这些参数来进行后模拟。图3.13的框图更清晰的展示了集成电路后端设计的具体流程： 3.13 集成电路后端设计流程3.3.1 DRC验证在作DRC验证时，首先在Virtuoso Layout Editor编辑窗口中选择Verify，会弹出如图3.14所示： 图3.14DRC验证窗口选择其中的DRC选项，会弹出一个窗口，如图3.15所示： 图3.15工艺选择窗口在Switch name中选择相对应的工艺，再填上Rules File和Rules Library，即DRC验证所对应的工艺文件和工艺库，之后就可以选择OK，系统就可以根据DRC验证规则运行DRC了。验证结果如图3.16所示： 图3.1DRC验证结果3.3.2提取Extract文件做完DRC验证之后就可以进行Extract文件的提取了。在图3.14所示的窗口下选择Extract，会弹出如图3.17所示的窗口： 图3.17提取Extract文件工艺选择窗口再填上Rules File和Rules Library，即提取Extract文件所对应的工艺文件和工艺库，之后就可以选择OK进行提取了。提取结果如图3.18所示： 图3.18提取Extract文件结果提取后模块如图3.19所示： 图3.19 Extract文件3.3.3 LVS验证 图3.20 LVS验证窗口做完DRC验证和提取Extract文件之后就可以间进行LVS验证了。在图3.14所示的窗口下选择LVS，会弹出如图3.20所示的窗口.再填上Rules File和Rules Library，即进行LVS验证文件所对应的工艺文件和工艺库，在LVS中比较的是两个网表，一个是schematic中，另一个是extracted，设置完之后就可以选择run进行LVS验证了。LVS完成后，可以在上面的弹出菜单中单击Output，这时会弹出LVS的结果。其验证结果如图3.21所示： 图3.21 LVS验证结果至此，版图的验证工作基本完成。第四章 Bi-CMOS工艺Bi-CMOS（bipolar complementary metal oxide semiconductor即双极互补金属氧化半导体）。是将MOS晶体管和双极性器件集成在同一块芯片上的技术，其基本思想是：以MOS晶体管作为电路的主要器件单元，在要求驱动大电容负载的地方加双极型器件或其组成的电路。因此Bi-CMOS工艺集成电路既具有MOS电路集成度高和功耗低的优点，同时又具有双极集成电路速度高和高电流驱动能力高的优点。图4.1给出了Bi-CMOS器件工艺的结构简图。 图4.1Bi-CMOS器件工艺的结构简图4.1 Bi-CMOS工艺的结构特点自对准形成双埋层以及双阱，N阱用于制作PMOS管，NPN管和LPNP管， P阱用于制作NMOS管，VPNP管和一些器件之间的隔离。P埋层与P阱之间用PBLOCOS来隔离。双极型晶体管多采用多晶硅发射级结构，发射级与MOS器件的栅极一起形成。4.2 Bi-CMOS工艺的发展与应用近年来，随着微电子学技术的快速发展以及集成电路应用领域的不断扩大，尤其表现在通讯设备和计算机系统的发展与应用，这些电子行业对于器件集成度、高速度、小型化、高精度、低电压、低功耗和高性价比等方面的要求越来越高。最早使用的双极型工艺有：TTL工艺、ECL工艺等。双极型工艺虽然工作速度高、驱动能力强、模拟精度高，但它的功耗大和集成度低，不能满足今天大规模集成电路技术的发展要求。MOS工艺有：硅栅自对准双阱多层金属铝的COMS工艺、硅栅自对准单阱单层金属铝的CMOS工艺、单阱铝栅CMOS工艺、E/D MOS工艺、LDD工艺等。MOS工艺集成电路及其组成的电路虽然在集成度高、功耗低、抗干扰能力强等方面比双极工艺更具优势，但却不能满足速度高、电流驱动能力等技术方面的要求。典型的混合信号集成电路一般包含90%95%的数字电路和5%10%的模拟电路。在封装和功率等方面的要求，CMOS逻辑比双极型逻辑更具有优势，所以制造数模混合信号电路最初采用CMOS工艺。但此工艺的缺点是虽然模拟器件只占整个电路的很小部分，却占用了设计精力的大部分。随着集成电路的不断发展，人们对集成度的要求也越来越高，更复杂和更高成本的工艺出现了。单一的MOS工艺和单一的双极型工艺都不能同时满足大规模集成电路在各个技术指标方面的要求，因此一种新的技术工艺Bi-CMOS工艺出现了。这种工艺集结了MOS工艺和双极型工艺的优点，在大规模集成电路的应用领域具有不可替代的作用。这种工艺不仅集成度高，而且这些器件的性能稳定，以满足新应用的需求。这种模拟Bi-CMOS工艺通常基于CMOS的工艺流程，增加了双极型晶体管，高薄层多晶硅电阻和其他一些器件。Bi-CMOS工艺把双极器件和CMOS器件同时制作在同一芯片上，兼有模拟信号和数字信号的混合电路的要求，它综合了双极型高跨导，强负载驱动能力和MOS器件高集成度，低功耗的优点，使它们发挥各自的优点，形成更具发展的工艺。4.3 Bi-CMOS工艺的分类4.3.1 以CMOS工艺为基础的Bi-CMOS工艺1. 以P阱CMOS为基础的Bi-CMOS工艺这种工艺以P阱作为NPN管的基区，以请掺杂的N型衬底作为NPN管的集电极，以重掺杂的N注入作为NPN管的发射极扩散和集电极的扩散。这种工艺的有点主要表现在：工艺简单；MOS管的开启电压可以通过一次离子注入进行调整；NPN管自隔离。但此工艺中NPN管的基区太宽，集电极和基极的串联电阻太大；另外，NPN管和PMOS管共用一个衬底，所以限制了NPN管的应用。2. 以N阱CMOS为基础的Bi-CMOS工艺在此工艺中，双极型晶体管与PMOS在P阱中形成。这种结构的缺点是NPN管集电极的串联电阻太大影响双极型器件的性能，尤其是驱动能力。4.3.2 以双极型工艺为基础的Bi-CMOS工艺1. 以双极型工艺为基础的P阱Bi-CMOS工艺该工艺采用成熟的PN结对通隔离技术。为了获得在大电流下低的饱和压降，采用高浓度的集电极接触扩散；为了防止表面反型，采用沟道截止环。这种结构克服了以P阱CMOS工艺为基础的Bi-CMOS结构的缺点，而且还可以用此工艺获得对高电压，大电流很有用的纵向NPN管P阱CMOS工艺为基础的Bi-CMOS工艺虽然能得到较好的双极型器件性能，但CMOS器件的性能不够理想。为了进一步提高Bi-CMOS电路的性能，满足双极型和CMOS两种器件的不同要求，采用以双阱工艺为基础的Bi-CMOS结构，这种结构的特点是采用N型重掺杂和P型重掺杂的双埋层，双阱结构，采用薄层外延来实现双极型器件的高截止频率和窄隔离宽度。4.4 Bi-CMOS工艺的工艺步骤以基于N阱的CMOS工艺为基础的Bi-CMOS工艺为例，简单介绍Bi-CMOS的工艺流程：1. 衬底材料模拟Bi-CMOS一般选用的衬底材料是偏离晶轴一定切割角度的P型（100）衬底以减小版图失真。埋层与衬底结合时需要增加一次外延淀积工艺。如果没有这层外延，埋层会直接接触衬底，形成击穿电压很低的PN结。2. N型埋层很短时间的热氧化就可以在整个硅片上生长一层薄氧化层，采用N型埋层可以对这层氧化层进行光刻，并刻蚀N型杂质注入的窗口。3. 外延生长N型埋层退火后，除去氧化层，进行第二次外延淀积，如图4.2所示： 图4.2外延生长剖面图在第二次外延生长过程中，反应会使N型埋层杂质析出并重新淀积，这个过程称为自动掺杂，可以引起在一次和二次外延层的交界面形成N型硅薄层，并减小相邻阱之间的距离。4. N阱扩散和深重掺杂N区生长一层薄氧化层，进行光刻并进行磷离子注入，接着向下推结形成阱区扩散，在阱与埋层接触之前停止推结，以方便在制作工艺中适当的插入重掺杂N型淀积。在阱推结的过程中会形成一层薄的氧化层，可以用它对重掺杂N型淀积进行光刻。另一方面，N阱扩散会影响PMOS管和双极型晶体管的某些参数。例如，段沟道的PMOS晶体管需要一个中度掺杂的阱以防止击穿，而双极型晶体管需