数字计时器电子电工实验报告.docx

电子电工综合实验多功能数字计时器设计姓名：刘洋洋学号：0904210139班级：电信一班院系：电光院专业：电子信息工程I、设计要求一、 实验目的：1、 掌握常见集成电路工作原理和使用方法。2、 学会单元电路设计与组合方法。二、 实验要求：实现00分00秒59分59秒数字计时器。三、 实验内容：1、 设计实现信号源电路（f1=1Hz,f2=2Hz,f3=500Hz,f4=1KHz）。2、 设计实现00分00秒59分59秒数字计时器（计数、译码、显示）。3、 设计实现快速校分电路（K1，2Hz,校分时秒停止，含防抖动功能）。4、 设计实现可在任意时刻复位（K2）。5、 设计实现整点报时电路（59分53秒、59分55秒、59分57秒【三低f3】,59分59秒【一高f4】）。6、 整体完成00分00秒59分59秒数字计时器电路。四、 实验器材：1、 集成电路：NE555一片(多谐振荡)CD4040一片（分频）CD4518两片（8421BCD码十进制计数器）CD4511四片（译码）74LS00三片（与非）74LS20一片（4输入与非）74LS21三片（4输入与门）74LS74一片（D触发）2、 电阻：1K（一只） 3K（一只） 150（四只）3、 电容：0.047uf（一只）4、 共阴极双字屏两块。五、数字计时器逻辑框图译码显示电路报时电路 计时电路 脉冲发生电路 校分电路 清零电路 、各单元设计方法、过程、逻辑图一、 脉冲发生电路：脉冲发生电路是为计时器提供计数脉冲的，因为设计的是计时器，所以需要产生1Hz的脉冲信号。这里采用NE555集成电路和分频器CD4040构成。555定时器不仅体积小，而且用它来构成多谐振荡器，波形稳定，上升沿和下降沿小，振幅大，占空比可调，因此越来越广泛地被用作振荡器。而后通过CD4040产生几种频率供后面使用。当将NE555连结成图13所示的自激多谐振荡电路时，输出端为周期矩形波。图13 周期矩形波发生电路震荡周期T=0.695（）C，其中，所以，f=4373.401Hz，产生大约为4kHz 的脉冲。将图13所示电路的输出端接至CD4040的输入端，从输出端得到分频信号1Hz（f1），作为时钟信号；从输出端得到分频信号2Hz（f2），提供给校分电路D触发器CP端和校分信号；从和输出端分别得到8分频、4分频信号500Hz（）和1KHz（），提供给报时电路。于是脉冲发生电路部分如图14所示。f2f1f3f4 图14 脉冲发生电路二、 00分00秒59分59秒计时器电路：该电路由CD4518及74LS00组合得到。由CD4518的功能表可知，当清零端输入0，EN端为1且CP端输入时钟信号或者清零端输入0，EN端输入时钟信号且CP端为0时计数器进行计数。其输出端QD QC QB QA输出从0000到1001的循环（本设计采用后者）。所以当使用其作为分和秒的个位进行计数时不需对其进行反馈清零，而用其进行分和秒的十位计数时，需要在QD QC QB QA输出0110时对其进行清零（因为CD4518是异步清零）。所以Cr2=2QC2QB，Cr4=4QC4QB。在计时过程中，当秒个位的状态1QD1QC1QB1QA=1001时，秒十位需要接收一个进位信号来实现进位，即秒十位时钟端EN2接收的脉冲信号产生由“1”到“0”的变化时秒十位开始计数，从而实现进位。1QD只在秒个位状态由1001转变为0000时产生由“1”到“0”的变化。综上分析可得EN2=1QD。同样可以分析得到：分个位时钟端EN3=2QC，分十位时钟端EN4=3QD。秒个位时钟端外接脉冲信号。带有清零电路的六十进制计数器逻辑电路图如图15所示。校分保持秒位信号清零信号秒个位f1=1Hz清零信号清零信号清零信号秒十位分个位分十位 图15 计时器逻辑电路图三、 译码显示电路：根据CD4511的逻辑功能表可知，当、 输入均为1而LE输入为0时其7个输出端分别输出一定的信号。只需将这些信号接入双字共阴显示器相对应的引脚即可使其显示我们所需要的数字。然而实际上我们需要在每个CD4511的输出端和数码管相应的输入端之间接入一个阻值为330的电阻以防电流过大使数码管烧毁。由于电路的显示部分不会出现小数，故双字共阴显示器的小数点引脚悬空。显示部分电路如图16所示。从CD4518输出端接入信号图16 译码显示电路图四、 控制器电路：1、 校分电路：校分电路要实现的功能：电路中存在一个开关，当开关打到“正常”档时，计数器正常计数；当开关打到“校分”档时，分计数器进行快速校分（即分计数器可以不受秒计数器的进位信号控制，而选通一个频率较快的校分信号进行校分），而秒计数器保持。在任何时候，拨动校分开关，可以进行快速校分。即令计时器分为快速计数，而秒位保持。D触发器的输出端只在时钟的上升沿变化，而其他时刻保持上一次的电平，当开关在高低电平两种状态之间转换时，由于机械振动，在很短的时间内会在高低电平之间来回波动，相应的产生几个上升沿。如果直接将开关的输出端连接至分个位的时钟的话，这些上升沿将导致它瞬间跳变几个数值。然而在加上D触发器之后，由于在没有时钟上升沿的时候，输出信号保持，而其时钟频率相对与颤抖频率是很小的，也就是说在开关颤抖过程中触发器的输出是不变的，从而避免了分计数器数值的跳变。故可以用其构成防颤抖电路。校分电路如图17所示，其中输出端直接与分计时器的个位时钟端相连接。正常计时状态下，开关连接高电平，此时Q端输出高电平，总输出端的信号与秒的十位进位信号相同。当开关连接低电平时，Q端输出低电平，总输出端输出信号为2Hz的时钟信号。秒计数器个位时钟端（CP）秒计数器十位进位端分计时器个位时钟端校分开关f2=2Hz图16 校分电路图2、 复位电路：清零电路为了考虑到防抖动，因此在这里也采用触发器来实现。分、秒十位清零端f2=2Hz电路如图17所示，正常状态下，开关打在高电平，电路正常工作。当需要清零时，打到低电平位置，Q端输出低电平，根据计时器电路图（图15），可以分析出秒和分的十位得以清零。 输出高电平，直接输出到CD4518的Cr端。根据CD4518的功能表（表2）当Cr端为高电平时，进行清零。所以秒和分的个位得以清零。分、秒个位清零端清零开关图17 清零电路图五、 报时电路：电路每小时进行一次报时，从59分53秒开始报时，每隔一秒发一声，共三声低音、一声高音。即59分53秒、59分55秒、59分57秒为低音，59分59秒为高音。实际上，需要在某一时刻报时，就将该时刻输出为“1”的信号作为触发信号，选通报时脉冲信号，进行报时即可。对于这一要求，我们可以列一张表来形象的看出这一性质：时刻分十位分个位秒十位秒个位音高频率m8m7m6m5m4m3m2m1s8s7s6s5s4s3s2s159分53秒0101100101010011低约500Hz59分55秒0101100101010101低约500Hz59分57秒0101100101010111低约500Hz59分59秒0101100101011001高约1000Hz对于分的十位个位和秒的十位，在鸣响的时候给出的信号应该是一样的。所以公示中有共同项m7m5m4m1s7s5,剩下的就是考虑秒个位的区别在s1为1时，s3，s2中有一个为1即发出500HZ的低声鸣响，在s4为1时发出1000HZ的高声鸣响。因此，总结得出公式为： F ，其中F为最后要传到扬声器中的信号,f3为500HZ信号，f4为1KZ的信号。S4f4f3S3f3S2S5S1S7m1m4m5m7具体电路图如下图（图18）：图18 清零电路、各元件引脚布局图及逻辑功能一、 NE555一片(多谐振荡)：1、 引脚布局图：图1 NE555引脚布局图图2 NE555内部结构图2、 逻辑功能表：(引脚4 )Vi1(引脚6)Vi2(引脚2)VO(引脚3)001 VccVcc01 VccVcc11Vcc不变表1 NE555逻辑功能表二、 CD4040一片（分频）：1、 引脚布局图：图3 CD4040引脚布局图2、 逻辑功能说明：CD4040是一种常用的12分频集成电路。当在输入端输入某一频率的方波信号时，其12个输出端的输出信号分别为该输入信号频率的2-12-12，在电路中利用其与NE555组合构成脉冲发生电路。其内部结构图如图4所示。引脚图如图3所示，其中VDD为电源输入端，VSS为接地端，CP端为输入端，CR为清零端，Q1Q12为输出端，其输出信号频率分别为输入信号频率的2-12-12。三、 CD4518两片（8421BCD码十进制计数器）：1、 引脚布局图：图5 CD4518引脚布局图2、 逻辑功能说明：CD4518时一种常用的8421BCD码加法计数器。每一片CD4518集成电路中集成了两个相互独立的计数器，每个计数器的内部结构图如图6所示。3、 逻辑功能表：输入输出CRCPENQ3Q2Q1Q0清零10000计数01BCD码加法计数保持00保持计数00BCD码加法计数保持01保持表2 CD4518逻辑功能表四、 CD4511四片（译码）：1、 引脚布局图：图7 CD4511引脚布局2、 逻辑功能表：输入输出LEDCBAgfedcba字符测灯011111118灭零1000000000000消隐锁存111显示LE=01时数据译码110000001111110110000100001101110001010110112110001110011113110010011001104110010111011015110011011111006110011100001117110100011111118110100111001119表3 CD4511逻辑功能表五、 74LS00三片（与非）：1、 引脚布局图：图8 74LS00引脚布局图2、 逻辑功能表：输入输出BAQ000011101110表4 74LS00逻辑功能表六、 74LS20一片（4输入与非）：1、 引脚布局图：图9 74LS20引脚布局图2、 逻辑功能表：输入输出ABCDQ0XXX1X0XX1XX0X1XXX0111110表5 74LS20逻辑功能表七、 74LS21三片（4输入与门）：1、 引脚布局图：图10 74LS21引脚布局图2、 逻辑功能表：输入输出ABCDQ0XXX0X0XX0XX0X0XXX0011111表6 74LS21逻辑功能表八、 74LS74一片（D触发）：1、 引脚布局图：图11 74LS74引脚布局图2、 逻辑功能表：输入输出CPDQ清零X01X01置“1”X10X10送“0”110O1送“1”11110保持O11X保持不允许X00X不确定表7 74LS74逻辑功能表九、 共阴极双字屏两块：1、 引脚布局图：图12 共阴极双字屏引脚布局图2、 逻辑功能表：显示字型gfedcba段码001111113fh1000011006h210110115bh310011114fh4110011066h511011016dh611111017dh7000011107h811111117fh911011116fh表8 共阴极双字屏逻辑功能表IV、 完整计时器电路图一、 总逻辑图：二、总元件图：、实验收获及体会在本次实验中我了解和掌握了数字电路实验的布线要求：1、为了查找方便，连线应该尽量用不同的颜色。例如，正电源一般用红色绝缘皮的线，负电源用蓝色，地线用黑色，信号线用黄色，也可根据条件选用其他颜色导线。2、多次使用过的集成电路的引脚，必须修理整齐，引脚不能弯曲，所有的引脚应稍向外偏，这样才能使引脚与插孔接触良好。3、自行剪线，要根据连线的距离以及插入插孔的长度剪断导线，导线两头各留6mm左右作为插入插孔的长度较合适，裸线不能太长以免出现短路。4、须使连线从集成电路周围通过，不允许跨接在集成电路上，也不要使导线互相重叠在一起，尽可能做到横平竖直，这样有利于查线，更换器件及连线。5、为使电路能够正常工作与测量，所有的地线必须连在一起，形成一个公共地参考点。 无可否认机械时代已经过去，电子时代已经到来。做为新时代的我们，更应该提高自身能力，适应新时代的发展。知识来自实践，多去生活中探询所需要的。对于上述所提到的研究课题，我们应尽量考虑到人的因素，增强时钟的实用性和操作性，为使用者提供切实的方便，营造一种舒适的生活氛围。所以，在设计的时候，应该从多方面、多角度去考虑问题，而且应该进一步提高时钟的质量。实验中在连图的过程中本想先连每一部分的内部电路，但是后来忽略了接地端的问题，接地端应为低电平。然而，我只接好了内部电路，忽略了接地，所以接地端悬空，一直为高电平，所以电路不进行计数，显示一直为0，结果以为电路存在连接问题，一直在寻找错误，空忙活了一个小时。所以以后在实验过程中，一定注意每一个细节，并且养成分析错误原因的习惯，不能盲目的估计错误。这次综合实验，再次让我认识到了做数电实验一定要有耐心，遇到自己的电路出不来结果不要急，以一颗平常心来做，每个人都可以完成实验，然而要是自己心里发慌，那肯定会影响自