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文档简介

MAX PLUS 图形化程序设计 数字电子钟的设计 二十四小时六十分钟六十秒 数字电子钟设计 六十进制计数器的设计二十四进制计数器的设计数字电子钟顶层电路设计 六十进制计数器的设计 要构成六十进制计数器 需要应用十进制计数器和六进制计数器 十进制计数器在基本的元件库中可以找到 而六进制的计数器在基本的库中没有 所以首先介绍用D触发器设计的具有使能与预置功能的六进制计数器 所以先要设计 六进制计数器 六进制计数器的设计 六进制计数器的输入输出引脚介绍如下 脉冲输入端 CLK 清零控制端 CLRN 预置控制端 LOAD 使能端 EN 串接进位端 CO 六进制计数器真值表 六进制计数器的电路图 在此利用D触发器设计 先设计含有使能输入的同步六进制计数器 再与2选1的多路选择器组合成含有预置与使能功能的六进制计数器 利用数字电路设计方法可设计出各触发器的D输入端的驱动方程 六进制计数器的电路图 仿真六进制计数器建立波形仿真文件 设置输入信号 如下所示可以看出 输出的信号符合设计的要求 六十进制计数器设计 六十进制计数器的真值表六十进制计数器的输入输出引脚介绍如下 脉冲输入端 CLK 清零控制端 CLRN 预置控制端 LDN 使能端 EN 数据预置端 DA DB 输出端 QA QB 进位输出端 RCO 六十进制计数器真值表 运用十进制计数器74160组件与前面完成的六进制计数器完成六十进制计数器电路图编辑结果如下所示 仿真六十进制计数器建立波形仿真文件 设置输入信号 如下所示可以看出 输出的信号符合设计的要求 二十四进制计数器的设计 二十四进制计数器的输入输出引脚介绍如下 脉冲输入端 CLK 清零控制端 CLRN 预置控制端 LDN 使能端 EN 数据预置端 DA DB 输出端 QA QB 二十进制计数器的真值表 二十四进制计数器设计运用两个十进制计数器74160器件可以完成二十四进制计数器的设计 电路图编辑如下图所示 仿真二十四进制计数器 数字电子钟顶层电路设计 为简单起见 在此设计一从0点0分0秒数到23点59分59秒的数字钟电路 其中输入输出引脚为 脉冲输入端 CLK 预置控制端 LOAD 各引脚作用介绍如下表 数字电子钟数据脚位 数字电子钟时 分 秒电路图 仿真数字钟建立波形仿真文件 设置输入信号 如下图所示 可以看出 输出的信号符合设计要求 调试 在设计好数字电子钟图形文件并且波形文件调试的结果符合设计要求后 可以用实验箱运行加以检验 首先为程序设定输入输出设置引脚 从书上找到相应的引脚 由于实验箱上只有四个显示管自带了译码器 所以需要从程序中运用自带的译码器模块7448 再次在编辑好
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