EDA设计电子琴设计.doc

湖南人文科技学院课程设计报告课程名称：EDA技术与VHDL设计题目： 简易电子琴 系 别： 通信与控制工程系 专 业： 电子信息工程 班 级： 2010 级1班 学生姓名: 刘滨 蒋卓 学 号: 10409121 10409123 起止日期: 2013年6月13日 2013年6月27日 指导教师: 田汉平 岳舟 教研室主任： 侯海良 指导教师评语： 指导教师签名： 年 月 日成绩评定项 目权重成绩刘滨蒋卓1、设计过程中出勤、学习态度等方面0.22、课程设计质量与答辩0.53、设计报告书写及图纸规范程度0.3总 成 绩 教研室审核意见：教研室主任签字： 年 月 日教学系审核意见： 主任签字： 年 月 日摘 要本系统是采用EDA技术设计的一个简易的八音符电子琴，该系统基于计算机中时钟分频器的原理，采用自顶向下的设计方法来实现，它可以通过按键输入来控制音响。系统由频率选择模块、分频模块和扬声器输出模块三个部分组成。系统实现是用硬件描述语言VHDL按模块化方式进行设计，然后进行编程、时序仿真、整合。本系统功能比较齐全，有一定的使用价值。关键词：电子琴；EDA；VHDL目 录课程设计的目的1设计要求1开发工具简介1（1） EDA技术1（2）硬件描述语言VHDL21、方案论证与对比41.1方案一41.2方案二41.3方案三42、各功能块电路及工作原理62.1实体部分62.2节拍显示62.3频率选择模块62.4分频模块72.5扬声器输出模块82.6 波形仿真83、心得与总结104、参考文献115、附录12简易电子琴设计课程设计的目的巩固和运用所学课程，理论联系实际，提高分析、解决计算机技术实际问题的独立工作能力，通过对一个简易的八音符电子琴的设计，进一步加深对计算机原理以及数字电路应用技术方面的了解与认识，进一步熟悉数字电路系统设计、制作与调试的方法和步骤。巩固所学课堂知识，理论联系实际，提高分析、解决计算机技术实际问题的独立工作能力。为了进一步了解计算机组成原理与系统结构，深入学习EDA技术，用VHDL语言去控制将会使我们对本专业知识可以更好地掌握。设计要求1) 设计一个简易电子琴；2) 利用实验箱的脉冲源产生1，2，3，。共7个或14个音阶信号；3) 用指示灯显示节拍；4) *能产生颤音效果。开发工具简介（1） EDA技术EDA是电子设计自动化（Electronic Design Automation）缩写，是90年代初从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。EDA技术是以计算机为工具，根据硬件描述语言HDL（ Hardware Description language）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。典型的EDA工具中必须包含两个特殊的软件包，即综合器和适配器。综合器的功能就是将设计者在EDA平台上完成的针对某个系统项目的HDL、原理图或状态图形描述，针对给定的硬件系统组件，进行编译、优化、转换和综合，最终获得我们欲实现功能的描述文件。综合器在工作前，必须给定所要实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用一定的方式联系起来。也就是说，综合器是软件描述与硬件实现的一座桥梁。综合过程就是将电路的高级语言描述转换低级的、可与目标器件FPGA/CPLD相映射的网表文件。适配器的功能是将由综合器产生的王表文件配置与指定的目标器件中，产生最终的下载文件，如JED文件。适配所选定的目标器件（FPGA/CPLD芯片）必须属于在综合器中已指定的目标器件系列。硬件描述语言HDL是相对于一般的计算机软件语言，如：C、PASCAL而言的。HDL语言使用与设计硬件电子系统的计算机语言，它能描述电子系统的逻辑功能、电路结构和连接方式。设计者可利用HDL程序来描述所希望的电路系统，规定器件结构特征和电路的行为方式；然后利用综合器和适配器将此程序编程能控制FPGA和CPLD内部结构，并实现相应逻辑功能的的门级或更底层的结构网表文件或下载文件。目前，就FPGA/CPLD开发来说，比较常用和流行的HDL主要有ABEL-HDL、AHDL和VHDL。（2）硬件描述语言VHDLVHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版)之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL于Verilog语言将承担起大部分的数字系统设计任务。VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口)和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的。 (1) 与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。 (2) VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。 (3) VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能。符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。(4)对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。 (4) VHDL对设计的描述具有相对独立性，设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。1、方案论证与对比1.1方案一采用数字逻辑电路制作，用IC 拼凑焊接实现，这种电路很直观，简单方便。但应用数字逻辑电路制作的话，使用的器件较多，连接复杂，体积大，功耗大。电路中焊点和线路较多会,使成品的稳定度和精度大大降低。1.2方案二 采用现场可编程逻辑器件（FPGA）制作，利用EDA软件中的VHDL硬件描述语言编程进行控制，然后烧制实现。采用FPGA来设计的原理图如图1所示。它由控制输入电路、FPGA、显示电路和扬声器电路组成。 扬声电路显示电路FPGA控制输入电路图1 采用FPGA设计的电子琴原理方框图控制输入电路主要是为用户设计的,起到一个输入控制的作用。FPGA是现场可编程逻辑器件，也是本设计方案的核心内容，它是实现电子琴运作的主要控制模块。由设计者把编好 VHDL程序烧制到现场可编程逻辑器件FPGA中,然后通过控制输入电路把乐谱输入到FPGA,产生不同的频率驱动扬声器,发出不同的乐谱。同时也把发出的乐谱符号通过显示器输出。1.3方案三单片机现在已经达到很成熟的阶段了,它的应用也十分广泛。 采用单片机来实现电子琴,它的原理方框图与用FPGA来实现的原理方框图类似,如图2所示。扬声器电路显示电路MCU(单片机)控制输入电路图2 采用单片机实现电子琴的原理方框图 对于电子琴的设计,三个方案均可以实现,但是第一个方案中采用的是数字逻辑电路来制作,该电路硬件所需的器材多,体积庞大,比较复杂,而且精度和稳定度都不是很高。第二个方案采用的是现场可编程逻辑器件来实现, 它的优点是所有电路集成在一块芯片上，此方案所需的外围电路简单,这样它的体积就减少了，同时还提高了系统的稳定度。还可以用Modelsim XE 5.3d软件进行仿真和调试等。设计人员可以充分利用VHDL硬件描述语言方便的编程，提高开发效率，缩短研发周期，降低研发成本；而且易于进行功能的扩展，实现方法灵活，调试方便，修改容易。方案三也有它的优点,但同时也存在缺点。它对设计者的要求比较高,设计者对软硬件必须十分熟悉。和方案二来比它的实验仿真没有方案二简单直观,调试也有一定的难度。在外界环境相同的条件下,方案三设计出来的产品精度和稳定度要比方案二稍微差一些。因此,电子琴的设计我们选择方案二来实现。2、各功能块电路及工作原理2.1、实体部分定义模块的输入输出引脚，包括按键、时钟输入引脚和扬声器输出。entity speakera is port( clk : in std_logic;-时钟输入 index:in std_logic_vector( 6 downto 0);- 按键输入 spks: out std_logic);-扬声器输出 end;2.2、节拍显示将每个按键与一个led相串联，当按键按下时指示灯亮，按键松开时指示灯灭，来显示节拍。 图3按键电路2.3、频率选择模块根据按键输入选择不同频率。 search : process (index)begincase index iswhen 0000001 = tone tone tone tone tone tone tone tone = 11111111111;end case; end process;2.4、分频模块首先将输入的12M时钟信号12分频，得到时钟周期为1us的信号。divdeclk :process(clk) variable count4 :std_logic_vector( 3 downto 0); begin preclk 11 then preclk = 1; count4 :=0000; elsif clkevent and clk=1 then count4 := count4 + 1; end if; end process;再根据输入的tone对应的音符计数得到相应的分频，并赋值给fullspks。 genspks : process(preclk,tone) variable count11 : std_logic_vector( 10 downto 0); begin if preclkevent and preclk = 1 then if count11 =16#7ff# then count11 := tone;fullspks = 1; else count11 := count11 + 1;fullspks = 0; end if; end if; end process;2.5、扬声器输出模块根据分频模块获得的fullspks信号，对输出进行取反，从而得到所需要的调输出。dealyspks : process( fullspks) variable count2 : std_logic; begin if fullspksevent and fullspks = 1 then count2 := not count2; if count2 = 1 then spks = 1; else spks tone tone tone tone tone tone tone tone = 11111111111; end case; end process; divdeclk :process(clk)variable count4 :std_logic_vector( 3 downto 0); begin preclk 11 then preclk = 1; count4 :=0000; elsif clkevent and clk=1 then count4 := count4 + 1; end if; end process; genspks : process(preclk,tone) variable count11 : std_logic_vector( 10 downto 0); begin if preclkevent and preclk = 1 then if count11 =16#7ff# then count11 := tone;fullspks