EDA技术与VHDL(A卷答案).doc

承诺：我将严格遵守考场纪律，知道考试违纪、作弊的严重性，还知道请他人代考或代他人考者将被开除学籍和因作弊受到记过及以上处分将不授予学士学位，愿承担由此引起的一切后果。专业 班级 学号 学生签名： 华东交通大学20112012学年第一学期考试卷试卷编号：（A）卷 EDA技术与VHDL课程 课程类别：必开卷(范围)（教材）：考试日期： 2011.12.13 题号一二三四五六七八九十总分累分人签名题分102020102020100得分考生注意事项：1、本试卷共8页，总分100分，考试时间120分钟。2、考试结束后，考生不得将试卷、答题纸和草稿纸带出考场。得分评阅人 一、名词解释，写出下列缩写的中文含义：（每题2分，共10分） 1 VHDL 超高速集成电路硬件描述语言2 RTL 寄存器传输级逻辑3 IP 知识产权模块4 SOC 片上系统5 LUT 查找表得分评阅人 二、单项选择题(每题2分，共20分) 1 IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为： A 。A. 软IP；B. 固IP；C. 硬IP；D. 都不是；2 请指出Altera公司Cyclone系列中的EP1C6Q240C8这个器件是属于 D A. ROMB. GALC. CPLDD. FPGA3 进程中的信号赋值语句，其信号更新是 C 。A. 按顺序完成； B. 比变量更快完成；C. 在进程的最后完成； D. 都不对。4 大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是 C 。A. FPGA是基于乘积项结构的可编程逻辑器件；B. FPGA是全称为复杂可编程逻辑器件；C. 基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D. 在Altera公司生产的器件中，MAX3000系列属FPGA结构。5 以下对于进程PROCESS的说法，正确的是： A A. 进程语句本身是并行语句B. 进程内部由一组并行语句来描述进程功能C. 进程之间可以通过变量进行通信D. 一个进程可以同时描述多个时钟信号的同步时序逻辑6 在VHDL语言中，下列对时钟上升沿检测描述中，错误的是 C 。 A. if clkevent and clk = 1 then B. if rising_edge(clk) then C. if clkevent and clk = 0 then D. if not clkstable and clk = 1 then7 关于VHDL中的数字，请找出以下数字中数值最大的一个： B A. 2#1111_1110#B. 8#366#C. 10#169# D. 16#F#E18 下列标识符中， B 是不合法的标识符。A. State0B. 9moonC. Not_Ack_0D. signall9 下列语句中，不属于并行语句的是： D A进程语句B条件信号赋值语句C元件例化语句DIF语句10. 状态机编码方式中，其中 C 占用触发器较多，但其实现比较适合FPGA的应用A. 状态位直接输出型编码 B. 顺序编码C. 一位热码编码 D. 以上都不是得分评阅人 三、VHDL程序填空：（每空2分，共20分）下面程序是参数可定制带计数使能异步复位计数器的VHDL描述，试补充完整。library ieee;use IEEE.std_logic_1164.all;use IEEE. std_logic_unsigned.all;use IEEE.std_logic_arith.all;entity counter_n isgeneric(width : integer := 8);port(data : in std_logic_vector (width-1 downto 0);load, en, clk, rst : in std_logic;q : out std_logic_vector ( width-1 downto 0);end counter_n;architecture behave of counter_n issignal count : std_logic_vector (width-1 downto 0);beginprocess(clk, rst)beginif rst = 1 thencount = others(0) ; 清零elsif clkevent and clk=1 then 上升沿检测if load = 1 thencount = data; elsif en = 1 thencount = count + 1; end if; end if;end process; q=count; end behave;得分评阅人 四、VHDL程序改错：（10分）仔细阅读下列程序，回答问题LIBRARY IEEE; - 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY LED7SEG IS - 3PORT (A : IN STD_LOGIC_VECTOR(3 DOWNTO 0); - 4CLK : IN STD_LOGIC; - 5 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6END LED7SEG; - 7ARCHITECTURE one OF LED7SEG IS - 8SIGNAL TMP : STD_LOGIC; - 9BEGIN - 10SYNC : PROCESS(CLK, A) - 11BEGIN - 12IF CLKEVENT AND CLK = 1 THEN- 13TMP LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S LED7S null;得分评阅人 五、写VHDL程序：（20分）1.设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用CASE语句来描述该数据选择器MUX的结构体。library ieee;use ieee.std_logic_1164.all;entity mymux isport(sel : in std_logic_vector(1 downto 0);- 选择信号输入ain, bin : in std_logic_vector(1 downto 0); - 数据输入cout : out std_logic_vector(1 downto 0);end mymux;Architecture rtl of mymux isBeginProcess (sel, ain, bin)BeginCase sel iswhen “00” = cout cout cout cout = ain nor bin;End case;End process;End rtl;2. 看下面原理图，写出相应VHDL描述（10分）LIBARRY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MYCIR IS PORT ( XIN, CLK : IN STD_LOGIC;YOUT : OUT STD_LOGIC);END MYCIR;ARCHITECTURE ONE OF MYCIR ISSIGNAL A, B, C;BEGINB = XIN OR A;PROCESS (CLK)BEGINIF CLKEVENT AND CLK = 1 THENA = C;C = B;END IF;END PROCESS;YOUT = C;END ONE;六、综合题：（20分）得分评阅人 （一） 已知状态机状态图如图(a)所示；完成下列各题：1. 试判断该状态机类型，并说明理由。（2分）该状态机为moore型状态机，输出数据outa和输入ina没有直接逻辑关系2. 根据状态图，写出对应于结构图（b），分别由主控组合进程和主控时序进程组成的VHDL有限状态机描述。（10分）Library ieee;Use ieee.std_logic_1164.all;Entity mooreb isPort (clk, reset : in std_logic; Ina : in std_logic_vector (1 downto 0);Outa : out std_logic_vector (3 downto 0) );End mooreb;Architecture one of mooreb isType ms_state is (st0, st1, st2, st3);Signal c_st, n_st : ms_state;BeginProcess (clk, reset)BeginIf reset = 1 then c_st = st0;Elsif clkevent and clk = 1 then c_st if ina = “00” then n_st = st0; Else n_st = st1;End if;Outa if ina = “00” then n_st = st1;Else n_st = st2;End if;Outa if