《微型计算机原理与接口技术》课件——存储器及其接口.ppt

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易失性存储器 易失性存储器主要是指随机访问存储器RAM RandomAccessMemory 作用 主要用于存放各种现场输入 输出的数据 中间结果 与外存储器交换的信息以及作堆栈用 特点 RAM可以随机地 个别地对任意一个存储单元进行读 写的存储器 是掉电易失性存储器 分类 可按信息存储方式的不同分为静态RAM和动态RAM 非易失性存储器 非易失性存储器一般指只读存储器 ROM ReadOnlyMemory 作用 主要用于存放固定的程序 监控程序 汇编程序等 和各种常数 表格等 特点 只能读不能写 掉电不易失性 分类 掩膜式ROM MROM 一次性编程OTPROM OneTimeProgrammableROM 可擦除PROM ErasablePROM 电擦除PROM ElectricallyErasablePROM 1 3半导体存储芯片的一般结构 半导体存储器芯片的内部结构芯片的内部结构都是由存储体和外围电路二部分组成 一个基本存储电路只能存储一个二进制位 存储体是由一系列按行 列排列的基本存储单元所组成 存储芯片有不同的组织形式 将各个字的同一位组织在一个芯片中 如 811816K 1 DRAM 将各个字的4位组织在一个芯片中 如 21141K 4 SRAM 将各个字的8位组织在一个芯片中 如 61162K 8 SRAM 芯片存储容量 芯片存储单元数 每个存储单元的位数 2M N 其中M是地址线数量 N是数据线数量 外围电路外围电路由地址译码器 I O电路 片选控制和输出驱动电路所组成 地址译码器地址译码器用以对n条地址线译码 以选择2n个存储单元中的一个 根据输入地址来选择存储单元 通常采用行 列双译码方式 I O电路I O电路介于数据总线与被选中的单元之间 用以控制被选中的单元读出或写入 并具有驱动作用 片选控制电路片选控制电路用于控制本芯片是否被选中 一个存储器往往由一定数量的片子组成 在地址选择时 首先要选片 用地址译码器输出和一些控制信号 如8086的M IO 形成选片信号 只有当某一片的CS输入信号有效 才能对这一片上的存储单元进行读或写的操作 输出驱动电路为扩展存储器的字数 常需将几片RAM的数据线并联使用或与双向的数据总线接 因而需要用到三态输出驱动电路 既便于连接数据总线 又具有驱动功能 1 4存储器主要技术指标 存取速度要快存储器存取速度的快慢直接关系到整个系统的工作效率 尤其是作为直接运行程序的主存储器 更是希望其存取速度快 否则 处理速度再快的CPU也无法充分发挥其性能 因此 存取速度的快慢 应是首先要考虑的因素 存储容量要大存储器的存储容量越大 可以存储的信息越丰富 尤其是多媒体通信技术 要求存储器的容量很大 例如 一幅未经压缩的图像 就要存储数百兆字节 存储容量越大 存储的信息越多 计算机的运行速度也会越快 功耗要低存储器 特别是半导体存储器 都是由大规模集成电路组成 集成度高 体积小 但是散热不容易 因此在保证速度的前提下应尽量减小功耗 体积要小 重量要轻体积越小 相对集成度则越高 无论是用于台式计算机 还是便携式计算机 体积小 重量轻同样是存储器所追求的性能指标 可靠性要好可靠性是指存储器对电磁场 湿度变化等因素造成干扰的抵抗能力 以及在高速使用时也能正确地存取 对于易失性存储器 在供电期间数据在未作修改的情况下存储稳定 对于非易失性存储器 非易失性要好 即断电以后 存储器中的数据仍能保持完整 存取操作要方便对存储器信息的存取通常都是根据需要 有选择地进行 因此 希望存储器的存取操作越方便越好 想要读取或修改哪一部分存储内容 很快就能选中 2随机存取存储器 RAM 静态RAM SRAM StaticRAM 动态RAM DRAM DynamicROM 静态RAM SRAM StaticRAM SRAM的基本工作原理SRAM的基本工作原理是利用晶体管触发器的记忆功能和门电路的选通功能 存储基本单元由双稳态触发器和选通门电路组成 而整个存储器由存储单元阵列和控制电路组成 SRAM的主要特点SRAM的主要特点是工作稳定 存取速度快 连接使用方便 不需要刷新 但由于存储基本单元都要使用好几个晶体管 因此功耗较大 由于集成度和价格原因 SRAM很少用于计算机系统的主存 主要用作高速缓冲存储器 Cache 或者是用于小规模存储器系统 SRAM基本电路 六管静态存储电路 负载管 控制管 0 1 T1管的截止保证了T2管得导通 反之亦然 删极 漏极 源极 当数据信号与地址信号都消失后 T5 T6 T7 T8都截止 由T3 T4两负载管通过VCC不断向删极补充电荷 以保持信息 0 1 6264SRAM芯片内部结构图6264是一个8K 8的SRAM芯片 有数据线8位 地址线13位 内部主要包括256 256的存储矩阵 行 列地址译码器以及数据输入输出控制逻辑电路 在13位地址线中 A10 A2 A1 A0用于列地址译码 其余地址线用于行译码 在存储器读周期 选中单元的8位数据经I O控制电路输出 在存储器写周期 外部8位数据经输入数据控制电路的I O控制电路写到所选中的存储单元中 动态RAM DRAM DynamicROM DRAM的存储原理DRAM的存储原理是基于电容能存储电荷的特性 DRAM的主要特点由于每一个存储位仅用一个晶体管和一个小电容 使其集成度可以做得很高 价格也低于SRAM 但由于电容有漏电存在 会使电容存储的电荷逐渐泄放掉 从而造成数据丢失 因此 需要对DRAM进行刷新 需要定时地对每个存储单元进行一次重新充电 由于需要刷新 一般连接DRAM的电路要复杂一些 与SRAM相比 DRAM的存取速度较慢 动态RAM基本存储电路 基本存储单元可用一个晶体管和一个与之相连的小电容来实现 若写入位为 1 则电容被充电 写入为 0 电容不充电 读出时 则用晶体管来读与之相连的电容电荷状态便可知 0 或 1 DRAM芯片的内部结构DRAM芯片的内部结构与SRAM大致相同 但由于DRAM具有集成度高 有动态刷新的特点 区别如下 1 地址线引脚较多 为了减少封装引脚 地址线分行地址和列地址分时输入 在DRAM的结构中 就要支持地址的行 列分时输入 其中包括 具有行 列选通信号及相应的控制电路 地址锁存器等 2 DRAM的刷新 是按行进行的 为了完成刷新功能 在DRAM内部存储体电路中 每一列都有读出放大电路 以便在行地址选中以后对一行中的所有单元同时刷新 一方面从使用的角度看 要求RAM的容量越来越大 另一方面超大规模集成电路技术的发展 也使大容量的RAM成为可能 为了说明简单起见 我们以64K 1位的芯片为例 虽然 这样的芯片在桌面机中已很少使用 但是其内部结构仍具有典型性 64M位 128M位 256M位的芯片其工作原理与64K位都是一样的 Intel2164A64K位DRAM 64K存储体由4个128 128的存储矩阵构成 每个128 128的存储矩阵 有7条行地址和7条列地址线进行选择 7条行地址线经过译码产生128条选择线 分别选择128行 7条列地址线经过译码也产生128条选择线 分别选择128列 锁存在行地址锁存器中的7位行地址RA6 RA0同时加到4个存储矩阵上 在每个矩阵中都选中一行 共有512个存储电路被选中 他们存放的信息被选通至512个读出放大器 经过鉴别 锁存和重写 锁存在列地址锁存器中的7位列地址CA6 CA0 地址总线上的A14 A8 在每个存储矩阵中选中一列 这样共有4个存储单元被选中 最后经过1 4I O门电路 由RA7与CA7控制 选中一个单元 可以对这个单元进行读写 2164A的数据输入和输出是分开的 由WE 信号控制读写 当WE 为高电平 无效 时 实现读出 选中单元的内容经过输出缓冲器 三态缓冲器 在DOUT引脚上读出 当WE 有效 低电平 时 实现写入 DIN引脚上的信号经过输入缓冲器 三态缓冲器 对选中单元进行写入 tA有效地址 地址 数据输出 a 存储器的读周期 CS A C tcw片选时间 tcx数据读出 tRC读周期 twe写周期 地址 CS WE 数据输出 数据输入 A D B tAW 地址建立 tW写脉冲宽 C 数据有效 tDW 数据保持 b 存储器的写周期 5 刷新周期在Intel2164A中有512个读出放大器 所以刷新时 最高位行地址RA7是不起作用的 由RA6 RA0在4个存储矩阵中都选中一行 每次同时刷新512个单元 所以经过128个刷新周期 就可以完成整个存储体的刷新 虽然读操作 写操作 读 修改 写操作都可以实现刷新 但推荐使用唯RAS 有效的刷新方式 他比别的周期功耗可降低20 唯RAS 有效刷新方式的波形和参数如图7 26所示 由RAS 有效把刷新地址锁存入行地址锁存器 则选中的512个单元都被读出和重写 由于CAS 在刷新过程中始终无效 所以数据不会被读出至DOUT线上 6 数据输出操作Intel2164A的数据输出具有三态缓冲器 由CAS 进行控制 当CAS 为高电平时 输出 DOUT 呈现高阻状态 表7 2总结了Intel2164A在各种周期时的输出状态 7 页模式操作在指令中常要求数据块操作 为了提高数据传送的速度 可采用页模式操作 在这种方式下 维持行地址不变 RAS 不变 由连接着的CAS 信号对不同的列地址进行操作 其波形如图7 27所示 维持RAS 为低 由连续的CAS 脉冲对不同的列地址进行锁存和控制读出不同列的信息 在这种方式下 RAS 脉冲的宽度有一个最大值的限度 在页模式操作时 可以实现存储器读 存储器写以及读 修改 写操作 现在在组装台式机时 半导体存储器是以内存条的形式提供的 内存条有很多种类 从先前的EDODRAM 扩展数据输出DRAM 到现在流行的SDRAM 同步动态RAM 以及以后 即现在 的DDR SDRAM 双数据速率SDRAM RDRAM 突发存取的高速RAM 等 现代RAM 3只读存储器 ROM 掩膜式ROMPROMEPROMEEPROM 掩膜式ROM 掩膜式只读存储器ROM是生产厂家根据用户的要求用掩膜加工的方法制造的存储器芯片 其内容不能修改 这是一种最早的ROM 目前已淘汰 ROM有一个很重要的特点是 他所存储的信息是不易失的 即当电源掉电后再上电时 ROM内存储信息不会改变 PROM PROM即一次性编程OTPROM OneTimeProgrammableROM 编程写入后 只能读取 不能再写入 目前由于可多次编程的ROM芯片的品种不断增加以及性能不断提高 已很少使用一次性编程的ROM芯片 EPROM EPROM即可用紫外线擦除的可编程存储器PROM ErasablePROM 其性能是 未写入时 每个存储单元都呈 1 状态 在编程写入时 根据需要使相应位呈 0 状态 擦除时 用紫外线通过芯片顶部的石英窗口对芯片进行照射约20分钟 芯片中所有 0 状态的存储单元全部变为 1 2716的读周期十分简单 由地址有效开始 经时间tACC后 所选中单元的内容就可由存储矩阵读出 但能否输出至外部数据总线 还取决于选片信号CE 和输出允许信号OE 2716的时序规定 必须从CE 有效经过时间tCE以及从OE 有效经过时间tOE 芯片的输出三态门才能完全打开 数据才能送至数据总线上 如果要保证从地址有效后经tACC数据能输出 则选片信号就必须在数据有效前tCE时间有效 输出允许信号在数据有效前tOE时间有效 为了减少功耗 EPROM可以工作在备用方式 这时功耗可由525mw下降为132mw 下降率为75 当在CE 端为高电平时 2716就工作在备用方式 这时他的输出端工作在高阻状态 2716在出厂时或在擦除后 所有单元的内容全为 1 要使某一位为 0 必须经过编程过程 即数据写入过程 编程 数据的写入 是一个单元一个单元进行的 此时 VPP接至 25V OE 接高电平 要编程写入的数据接至2716的数据输出线 当地址和数据稳定以后 在CE 输入端加一个50ms的正脉冲 在这个正脉冲的作用下 就可以使EPROM内部的MOS管瞬时击穿 从而使浮空的栅极截获足够数量的电子 当脉冲过后 MOS管恢复正常 但是 由于浮空的栅极被绝缘物SiO2所包围 所以电子的泄漏很慢 于是就相当于在浮空栅上加上了负电源 从而感应出导电沟道使该MOS管导通 存储的内容变为 0 要注意的是 编程后的芯片在阳光的影响和正常水平的荧光灯照射下 经过3年左右的时间 浮空栅上的电荷可能泄漏完 如果是在阳光的直接照射下 经过一个星期 电荷就可能泄漏完 所以 在正常使用的时候 应在芯片的照射窗口上贴上黑色的保护层 如果要擦除已编程的内容 可以使用2537A紫外线灯来照射2716的窗口 用功率为12000 W cm2的紫外线灯泡 在2716窗口1 5英寸的上方照射15 20分钟 3 高集成度的EPROM随着超大规模集成电路技术的发展 现在EPROM的集成度越来越高 EEPROM 电可擦除的可编程存储器EEPROM ElectricallyEPROM 也称为E2PROM 它不象EPROM那样必须脱机用紫外线来擦除 而是用电来擦除 可以直接由计算机联机进行编程与修改 它既可以整片擦除 也可以按字节进行擦除和再编程 从而克服了一般EPROM的缺点 表4 3 22817A功能表 新一代可编程只读存储器 FLASH存储器FLASH存储器的典型结构与逻辑符号如图7 42所示 FLASH存储器与E2PROM有些类似 但他们的工作机制有所不同 FLASH的信息存储电路由一个晶体管构成 FLASH存储器 通过沉积在衬底上 被场氧化物包围的多晶硅浮空栅来保存电荷 并以此维持衬底上源 漏极之间导电沟道的存在 从而保持其上的信息存储 如果浮空栅上保存有电荷 则在源 漏极之间形成导电沟道 这是一种稳定状态 可以认为该单元电路保存 0 信息 如果浮空栅上没有电荷存在 则在源 漏极之间无法形成导电沟道 这是另一种稳定状态 可以认为该单元电路保存 1 的信息 上述这两种稳定状态可以相互转换 状态 0 到状态 1 的转换过程 是将浮空栅上的电荷移走的过程 4半导体存储器与CPU的连接 存储器的扩展存储芯片与CPU的连接存储芯片与CPU的配合 存储器的扩展由于单个存储器芯片的容量限制 微机存储器通常由多个存储器芯片组成 称为存储器扩展 在用小容量芯片构成的大容量存储器中 可以由一个芯片提供被访问单元的所有位 一个字节或一个字 再由多个芯片提供整个存储器的容量 这种方法称为字扩展 也可以把所有单元 字节或字 的同一位组织在一个片中 由多个芯片共同提供一个被访问单元的各位信息 称为位扩展 有些场合既需要字扩展 又需要位扩展 例如 构成一个4096 8位的存储器 可以按字扩展的方法 使用4片1024 8位的芯片 也可以采用位扩展的方法 使用8片4096 1位的芯片 还可以字位同时扩展 使用8片1024 4位芯片 为使问题 简化 下面的讨论围绕由SRAM构成的存储器进行 步骤 1 计算所需芯片数目 2 确定扩展方式3 确定片选逻辑并连线实现4 分析存储地址空间映像 计算所需芯片数目 基本公式 芯片数 M N M 1表示需要字向扩展 M也是模块数 N 1表示需要位向扩展 N也是每个模块所需要的芯片数 常用表示 如 2K 8意思就是存储器有2K个存储单元 每个单元可以存储8位二进制信息 确定扩展方式 从前一步的表达式或者结果就可以判断出来具体的扩展方式字向扩展 指存储单元个数不够 需增加存储单元个数 一般就是增加芯片组成的模块数目位向扩展 指每个存储单元中所能存储的信息位数不够使用 需增加每个单元的信息位数字位同时扩展 是前两种情况的综合 前一步还可用公式所用芯片数量 总字数 芯片字数 规定位数 芯片位数 字扩展法 位扩展 字位同时扩展 读过程 写过程 确定片选逻辑及连线实现 片选是指集成电路芯片能否工作的一个控制信号 该信号的产生逻辑即片选逻辑 一般是由CPU的地址信号和一些控制信号通过组合逻辑电路来产生的 同时也要考虑时序关系 连线主要是指CPU的三总线与存储器芯片的信号引脚的连接 这包括地址 数据 控制三类总线 另外还得考虑必要的信号驱动和缓冲 存储器芯片片选端的处理1 若一个芯片 组 的地址单元能满足需求 可以使片选端常有效 接地 此时 每个单元可以有多个高位地址 地址重复 使用时根据需要任意选取一个 可用地址 特点是简单易行 但不能扩充 例如27256 32K 8位 EPROM 2 若需要多个芯片 组 使片选端与系统高位地址线关联 1 片选信号的产生主要是地址译码的过程 2 译码和译码器译码 将某个特定的 编码输入 翻译成唯一的 有效输出 的过程 译码器 完成译码操作的集成电路芯片 片选信号的产生方法1 全译码方法 地址线的存储空间等于所需的存储容量 无多余地址线 地址单元是唯一的 2 部分译码法 有多余的地址线 会出现地址重复现象 3 线选法 线路简单 地址线浪费 地址空间不连续 门电路译码 指采用单独的与 或 非等逻辑电路形成的译码电路 图4 4 3门电路译码 连线 按信号线分类连接 即地址信号接地址总线 数据信号接数据总线 控制信号接控制总线 一般地 进行扩展时 将各芯片的地址引线并接到系统的地址总线中An 1 A0上 系统地址总线中AN 1 An接到一个译码器的输入端 同一组芯片的片选信号并接到译码器的一个输出端 由译码器的不同输出端选择不同组的片选信号 区分不同组的芯片 地址存储映像分析 存储器连线完毕以后 对应的 每个芯片中每个存储单元在整个CPU地址空间中的位置也就确定了 把每个芯片所对应的地址范围描述出来 就是地址存储映像分析 基本的办法是 将所有的地址信号排列出来 将所有可能的变化分析写出 再总结出每一个芯片对应的范围 即可 这时的地址一般分为 片内地址 即芯片内部的存储单元所对应的地址 一般接CPU地址信号的低位部分片外地址 即超出单个芯片地址范围的其他CPU地址信号 一般接片选电路形成片选信号 存储芯片与CPU的连接 内存的半导体存储器与CPU的连接 就是存储器芯片与CPU芯片的连接 存储器芯片与CPU的连接也就是与CPU的三种总线的连接 存储器芯片的外部引线主要有数据 地址线 片选线及读 写控制线 存储芯片数据线的处理存储芯片的数据线可双向传递存储器中的存储内容 数据线的根数一般与一个存储单元的存储位数相同 如256 4的芯片 数据线有4根 存储器以字节 8位数据 为编址结构 芯片的数据线不足8根 必须 位扩充 存储芯片地址线的连接地址线总是单向输入的 地址总线一部分用于选择存储器芯片而与存储器芯片的片选信号相连接 另一部分用于选择存储器芯片内的某一存储单元而与存储器芯片的地址线引脚相连接 用来选择存储芯片单元的地址信号 其根数取决于存储器的容量 如容量为1024 4的芯片 片内选址线有10根 存储芯片片选端的处理片选线用来选择存储器芯片 CS或CE 有效时 可以对芯片进行读写操作 无效时 芯片与数据总线隔离 并可降低内部功耗 一般与系统的高位地址线发生联系 读 写控制线读 写控制线用来决定芯片进行读 写操作 读 写控制线有效 便打开被选中的芯片 常见信号 OE 输出允许 控制读操作 有效时 允许芯片将寻址单元内的数据输出 一般与系统的读控制线MEMR 或RD 相连 WE 写允许 控制写操作 有效时 引脚上的数据将被允许写入芯片 一般与系统的写控制线MEMW 或WR 相连 地址译码方式存储器芯片的地址译码有两种方式 单译码方式 又称字结构 双译码方式 又称重合译码结构 单译码结构 一个译码电路 字选择线直接选中对应的存储单元 选择线较多 适用于小容量的存储器芯片 单译码方式示意 16字 字节 4位的存储器 64个基本存储单元 排成16行 4列 每行对应一个字 每列对应其中的一位 双译码结构 由两个译码电路分别译码 行选择线和列选择线组合选择存储单元 选择线少 适合于大容量存储器 1024 1的存储器 1024个基本存储单元 排成32 32的矩阵 需10根地址线寻址 X译码器输出32根选择线 分别选择1 32行 Y译码器输出32根选择线 分别选择1 32列 控制各列的位线控制门 双译码方式示意 存储器芯片地址选择要用容量较小的芯片组成容量较大的存储器系统 需要考虑对多个存储芯片寻址问题 通过编址 可以准确地在存储系统中选择到一个存储芯片及其存储单元 存储器芯片地址选择方法一般采用线性选择 全译码选择二种方法 线性选择法A 方法 线性选择法是把剩余的地址总线 一般是高位地址线 直接接到存储器芯片的片选端上 只要该地址线有效 就选中该芯片 B 特点 连接简单 无需任何别的译码逻辑电路 但占用地址线 且各地址空间不连续 所占空间不紧凑 地址空间利用率低 这种方法只用在较小的系统中 是一种经济的地址选择法 全译码选择法A 方法 对全部的地址总线进行译码的方法 此法是将低位地址线作为片内选址 而用译码器对高位地址线进行译码 译码器输出的地址选择线用作片选线 B 特点 全译码方式要求用译码器 不浪费存储器地址空间 各芯片之间的地址可以连续且不致因考虑不周而使地址重复 当译码地址未用满时 扩展系统也方便 适用于存储器芯片较多的系统 存储器芯片与CPU配合 在存储器芯片与CPU的连接中 除了正确实现数据总线 地址总线 控制总线的连接以外 还需要考虑以下几方面的问题 使得存储器系统可以正确工作 CPU的负载能力在CPU的设计中 一般输出线的直流负载能力为带一个TTL负载 而在连接中 CPU的每一根地址线或数据线 都有可能连接多片存储器芯片 现在的存储器芯片都为MOS电路 直流负载都很小 主要的负载是 电容负载 因此在小型系统中 CPU可以与存储器芯片直接相连 在较大的系统中 就要考虑CPU是否需要加缓冲器 由缓冲器的输出再带负载 存储器的地址分配系统内存通常分为ROM和RAM两部分 其中ROM用于存放系统监控程序等固化程序及常数 RAM可分为系统区和用户区两部分 所以 内存分配是一个重要的问题 在具体电路中需要明确地址译码与片选信号的产生 而且划分ROM和RAM区域 一般高地址区域应该是ROM区域 CPU复位以后执行的第一条指令一定在高地址区域 而低地址区域 必须连接RAM芯片作为RAM系统区 因为低地址区域是CPU存放中断向量表等信息的系统区 CPU与存储器芯片的速度匹配CPU在执行取指令或是存储器读写操作时 是有固定的时序的 因此需要考虑CPU与存储器芯片的速度匹配问题 也就是说 在CPU主频确定的情况下 如果CPU的读写存储器总线周期固定 就需选择合适的存储器芯片 以便在存储器访问总线周期中一定能完成存储器的读写 否则 CPU需要插入一个或多个TW等待周期 以便CPU能正确实现存储器读写操作 下面我们将结合具体设计例题来理解上述过程和内容 2KRAM的连接如果用Intel21141K 4位的存储器芯片构成一个2KRAM系统 其连接如图7 11所示 每一个芯片为1024 4位 所以共需4片2KRAM存储器芯片 每个芯片有10条地址线 直接接至CPU的地址线总线的A0 A9 这样可寻址1K的存储空间 RAM与CPU的连接 如何能区分这不同的两组呢 这就要使用选片信号 用A10 A15经过译码后来控制选片端 A10 A15经译码后可产生64条选择线 因此可以控制64个不同的 存储器 组 这里每组是1K 由于现在要构成的RAM为2K字节 所以只需用2条芯片选择线 如果用A10 A15所能表示的两个最低地址 即用000000和000001 实际上只需要使用A10一条线就够了 则这两组存储器的地址分配为 第一组 A15 A10A9 A0地址最低0000000000000000地址最高0000001111111111即为 0000 03FFH第二组 A15 A10A9 A0地址最低0000010000000000地址最高0000011111111111即为 0400 07FFH 这种选片控制的译码方式称为全译码 其译码电路比较复杂 但是每一组的地址是确定的和唯一的 在系统的RAM为2K的情况下 为了区分不同的两组 可以不用全译码方式 而用A10 A15 中的任一位来控制选片端 例如用A10来控制 如图7 12所示 粗看起来 这两组的地址分配与全译码时相同 但是当用A10这一个信号作为选片控制时 只要A10 0 A11 A15为任何值时 都会选中第一组 而只要A10 1 A11 A15为任何值 都会选中第二组 所以 他们的地址有很大的重叠区 每一组占有32K地址 但在实际使用时 只要我们了解了这一点是不妨碍使用的 这种选片控制方式称为线选 采用线选控制方式时 不光有地址重叠问题 而且用不同的地址线作为选片控制 则他们的地址分配也是不同的 在用A11作为选片控制信号时 则这两组的基本地址为 第一组 0000 03FFH第二组 0800 0BFFH 但是 实际上只要A11 0 不论A15 A12 A10为任何值 都会选中第一组 而只要A11 1 不论A15 A12 A10为任何值 都会选中第二组 他们同样有32K的地址重叠区 当然 也可以用A15作为选片控制 这样就把64K内存地址分为上 下两区 每区32K 前32K地址都选中第一组 而后32K地址都选中第二组 如图7 13所示 总之 线选法可以节省译码电路 但是必须要注意他们的地址分布 以及各自的地址重叠区 所以 在连地址线的时候 必须考虑到存储器的地址分布 每一组存储器中的一片接数据总线的D0 D3 另一片接D4 D7 而组与组之间则采用并联连接的方法 因为CPU的地址和数据总线既与存储器连接也与其他各种外设相连 所以 只有在CPU发出的M IO 信号为高电平时 对8088而言 该控制线变为IO M 这时 就需要IO M 为低电平 才是与存储器交换信息 所以要由M IO 或M IO 与地址信号一起组成选片信号 控制存储器的工作 通常存储器只有一个读 写控制端WE 当他为低电平时 存储器实现写操作 当他为高电平时 则实现读操作 所以可用CPU的WE 信号作为存储器的WE 控制信号 当系统RAM的容量大于2K 如4K 或更多 时 如果还用Intel2114组成 则必须分成4组 或更多 此时 显然就不能只用A10 A15中的一条地址线作为组控制线 而必须经过译码才能完成 可以采用全译码方式 也可采用部分译码方式 如图7 14所示 其中 A0 A9作为片内寻址 用A10 A11经过译码作为组选择 则其地址分布为 第一组 0000 03FFH 第二组 0400 07FFH 第三组 0800 0BFFH 第四组 0C00 0FFFH 但是 实际上不论A15 A12为何值 仍然可以选中这几组 所以每一组仍然有16K的地址重叠区 每一组占有16K地址 地址线的最高4位 即A12 A15 由0变到F都是重叠的范围 这种用高位地址中的几位经过译码作为选片控制 称为部分译码方式 显然 也可以用A10 A15中的任两条线组成译码器 作为组控制 例如用A14 A15 来代替A10和A11 则他们的地址分布就变为 第一组 0000 03FFH 第二组 4000 43FFH 第三组 8000 83FFH 第四组 C000 C3FFH 实际上这时相当于把64K内存地址分成4块 前16K都选中第1组 最后16K选中第4组 总之 CPU的16条地址线可寻址64K 所以 只要存储器芯片的容量小于64K字节 就仍然要由多个存储器芯片组成64K字节的存储体 在组成存储体时 可根据所选用芯片的字数进行分组 其中 有一部分地址线 通常是用低位 连到所有片 实现片内寻址 对于其余的地址线 或单独选用 线选 或组成译码器 部分译码或全译码 用其输出来控制存储器芯片的选片端 当然实际的选片信号还要考虑CPU的控制信号 例如8086的M IO 等 以实现组的寻址 在连接时要注意他们的地址分布的重叠区 通常 在微型机系统的内存储器中 总会有相当容量的ROM 他们的地址必须与RAM一起考虑 分别给他们一定的地址分配 范围 图7 15是一个8080CPU和由8708 1024 8位的存储器芯片 组成的4KROM 由Intel2114组成1KRAM的方框图 下图为一RAM芯片与地址译码器的连接短路 此时该RAM芯片的地址范围为多少 其存储容量为多少 98000H 9FFFFH 32KB A Y0B Y1C Y2 Y3 Y4 G2B Y5 G2A Y6G1 Y7 RAM CS A14A15A16A17A18A19 58086的存储器组织说明 内存是线性地址空间 可连续也可不连续 20根地址总线 寻址范围最大可达到220 1MB 8086系统中软件采用逻辑地址进行寻址 段地址 偏移地址存储器分段 每段最大64KB CS DS ES SS段间可覆盖 段内寻址采用指针寄存器或加偏移量的方式 8086微处理器的外部数据总线是16位 与存储器交换信息的宽度可以是字节或字 它们可以位于奇地址或偶地址 因而CPU访问存储器中信息就包括四种情况 从偶地址访问字节 从奇地址访问字节 从偶地址访问字 从奇