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FPGA设计方法彼得.R.威尔逊 博士2007年首次印刷1、介绍为什么采用FPGA？选择一个硬件平台的设计定制电子设计有许多途径,包括嵌入式处理器, 专用集成电路,可编程微处理器(PIC)，FPGA对可编程逻辑器件(可编程逻辑器件)。这个决定选择一个特定的技术,如一个FPGA应主要依靠设计要求,而不是个人偏爱的一种技术。举个例子,如果需要可编程器件的设计与许多设计的变化,并利用复杂的操作算法,如以上,那么它可能使环状更有可能使用专用的信号处理装置,像是一个DSP,可编程重组容易使用C或其他一些高级语言。如果这个速度的要求,并不是特别严格要求一个紧凑的廉价的平台,然后一个通用微机如照片将会是一个理想的选择。最后,如果硬件要求需要高水平的演出,说到数100兆赫操作,那么一个FPGA可水平的性能,同时仍然保持灵活性和可重用性的可编程逻辑。还要考虑其他因素是水平的优化的硬件设计要求。例如,一个简单的软件程序可以用C语言编写,然后一个图设备编程,但性能可能会受到的处理器不能提供平行运行的主要功能。这可以更直接地在FPGA使用平行度和流水线实现大吞吐量比可能会使用一个可编程微处理器。一般地,选择一个硬件平台的设计要求的鉴定和硬件选项,然后选择一个合适的平台,基于这些因素。举例来说,如果一种设计需要一个基本的钟速度上升到100MHz然后FPGA将一个合适的平台。如果时钟速度可到3 - 4兆赫,那么FPGA可能是一种昂贵的(多余)的选择。如果设计需要灵活的处理器的选项,虽然FPGA支持现今的嵌入式处理器,它可能使用一个DSP或PIC。如果设计需要, FPGA就是首选。如果需要特殊的硬件设计等功能,那么乘和除DSP很可能是最好的路线,但如果需要既定硬件设计,那么FPGA就是适当的选择。如果设计要求小巧而简单的硬件模块,那么PLD或是复杂可编程逻辑器件(CPLD)可能是最好的选择(复杂可编程逻辑器件),然而,若有多重功能的设计,或者是复杂的控制器和具体的硬件功能,那么FPGA就是所要采取的路线。这类决定的例子可以依赖于纷繁复杂的硬件。例如,一个视频图形阵列(VGA)控制器可能需要一个过程,而不是一个PLD装置,仅仅由于复杂的硬件。另一个相关的问题是,灵活性和可编程。如果一个FPGA使用、资源不使用一种特殊的装置(说到60%为例),然后如果一个通讯协议变更,或者被更新,那么很可能有足够的设备来支持几种变体,净空或更新,在未来。使用这些简单的指导方针，智能选择，可了解的最佳平台选择，也该硬件设备，选择这些假设的基础上。尼斯方面最合成软件包是多种设计平台，可测试的性能和利用（如的PLD或FPGA ）之前作出最后决定的硬件上的选择。2、FPGA入门介绍这一章是介绍现场可编程门阵列器件的平台,为那些不熟悉的技术。它是非常有用的硬件设计时的语境来理解的硬件描述语言(VHDL)是很重要的模型及相关的设计。FPGA发展状况自1970年代数字逻辑硬件,已经有一大堆个人装置,无处不在的晶体管逻辑系列仍在使用,(74/54系列逻辑),并且延伸到CMOS技术领域。当这些被广泛应用于印刷电路板(PCB)的设计和仍然是今天,已经有一致的努力在过去20多年来介绍大可编程数字设备的基本。这样做的理由需要的是二分法产生两种不同的设计方法用于大多数数字系统。在硬件方面，该驱动器通常是对终极性能：更快，更小，功耗更低，更便宜。这导致定制集成电路设计（应用集成电路或ASIC ） ，每个芯片（专用集成电路） ，必须设计、制定、编造和单独包装好。对于大型生产运行，这是符合成本效益的，但这种做法显然是非常昂贵的（目前硅工艺成本可能超过500 000美元） ，而且费时（长达一年） 。然而，从软件的角度看，更多的办法是使用标准处理器架构，如英特尔奔腾， PowerPC或手臂，开发应用软件，可以下载到这样一个平台。这种做法显然是加快实施了一个平台，但是，通常有很大的开销由于需要操作系统，编译器效率低下，也表现减少由于间接关系的硬件和软件的处理器。因此，可编程逻辑器件已经开发作为一种中间办法;硬件设计上了一个高性能的平台，优化资源-没有作业系统需要和可重构的设备可以重新规划。可编程逻辑器件第一种类型的设备必须是可编程可编程逻辑阵列（ PAL制式） 。这包括一系列的逻辑门，可连接使用一系列连接。这些器件可以支持少量的触发器，并能实施小状态机。 复杂可编程逻辑器件（ CPLD ）制定了解决的局限性，简单的PAL制式设备。这些装置使用相同的基本原则是正电子湮没，但在一系列的宏观块（每个大约相当于PAL制式）和连接使用路由块。现场可编程门阵为FPGA下一步骤是由可编程逻辑器件，而不是一个固定的门宽，在FPGA使用的概念，复杂的逻辑块（ CLB ） 。这是可配置的，并允许不仅路由设备上，而且每个逻辑块可以配置优化。在CLB的查找表（ LUT格式的）中 ，可配置给特定类型的逻辑功能时，程序。还有一个时钟D型触发器，使CLB的组合（非频率）或同步（时钟） ，而且也是一个使信号。一个典型的FPGA有数百或数千个不同类型的CLB ，在一个非常复杂的装置，可使装置将执行在一个芯片上，并配置简单。现代的FPGA有足够的能力进行一些32位的数据处理，在一个单一的设备上。FPGA设计技术当我们设计用VHDL语言时 ，这些职能必须被映射到低级别的逻辑模块的FPGA实现。为了做到这一点，我们需要进行三个具体职能：1 、绘图：逻辑功能映射到CLB； 2 、安置： CLB放在FPGA上；3 、路由：路由之间的连接CLB。这显然是不可能现今人工完成的复杂设计，因此，我们依靠合成软件，把我们的VHDL设计描述的逻辑功能，可以映射到FPGA的CLB 。这一设计流程是一个反复的过程，包括优化和意味着一个完整的设计流程。利用FPGA的设计约束这很容易产生不切实际的设计，用VHDL如果目标FPGA平台是没有仔细考虑。 FPGA中显然有数量有限的逻辑块和布线资源，设计要考虑这一点。 VHDL语言的样式代码所使用的设计应最大限度地利用资源，这本书将举例说明如何才能实现。 VHDL语言的代码之间的可转让技术，但由于这些制约因素，可能需要重写最好的结果。总结本章介绍了基本的技术支持FPGA和它们的发展状况。设计的关键问题和突出的一些重要的设计技术介绍。后面几章在这本书将制定更详细这些都从一个详细设计的角度还是从方法论的角度来看。3、FPGA设计自动化和测试仿真 测试平台总体目标是任何硬件设计，以确保设计符合设计规范。为了衡量这确实是我们需要的情况下，不仅模拟设计代表了硬件描述语言（如VHDL语言），而且还要确保测试我们承诺无论是适当的，表明该规范已经得到满足。这个方法可以测试他们的设计,设计师在模拟器是通过创造一个“试验台”。这是一个真正给予直接实验台架,刺激的反应的定义,并对电路测量,以确保它们符合规范。在实践中,该试验台只不过是一种硬件描述语言(VHDL)模型,生成所需的刺激的反应和检查。这可以使的设计师可以查看波形及手工检查他们,或者通过使用VHDL去检查设计反应的构建。测试目标任何目标的测试有两个方面。第一，主要是确保正确的操作实现。这基本上是“功能”的考验。第二个目标是确保合成设计仍然符合规格（特别是已定时误差）。库文件介绍硬件描述语言(VHDL)作为一种语言在自己其实是非常有限的数据类型和原始的模型。因此,库文件必须便于设计重用和标准的数据类型为模型的交流、重用和合成。主要的库文件设计是IEEE标准VHDL的库。在电子设计自动化标准委员会(DASC)、各种委员会已经开发出库、程序包和延伸到标准的硬件描述语言(VHDL)。使用库文件为了使用库文件，第一个库文件必须声明：library ieee;每个库内的一些VHDL语言包的定义，即允许特定的数据类型或职能受雇于设计。例如，在数字系统设计，我们需要的逻辑数据类型，而这并不是界定的VHDL语言的基本标准。标准的VHDL定义整数，布尔和位类型，但没有一个标准的逻辑定义。这显然是需要的数字化设计和适当的IEEE标准开发用于这一目的-的IEEE 1164 。重要的是要注意到， 1164的IEEE标准不是一个子集， VHDL语言协会（ IEEE 1076 ） ，但一般被定义为硬件描述语言。综合综合的设计流程从这个数字,综合是关键时期,高水平的设计和物理地点及路线,是最终的产品的设计流程。有许多不同种类的合成,致力于从行为,最后物理综合。行为合成高水平的机理模型进行了综合的抽象模型,可写入中间体。行为模式可以被写在硬件描述语言(VHDL),并不是直接综合时要小心谨慎,以高水平的模型,以确保这些能发生的事实。有有限的工具,可合成,这其中包括行为VHDL的编译器,来自Synopsys行为和情绪,一个研究来自大学的综合平台南安普顿。RTL综合是大多数设计师呼吁的合成机制，直接翻译和注册一级结构的VHDL可以合成个别盖茨针对特定的FPGA平台。在这个阶段，详细的时序分析才能进行，并估计耗电量获得。有许多商业综合软件包，包括设计编译器 ，列奥纳多光谱（ Mentor Graphics公司）。但是，这不是一个详尽的清单，有众多的产品提供不同价格。综合的最后阶段是在一个综合的设计流程，并在门宽被置于（使用“平面图” ）和路由的具体FPGA平台。综合问题综合基本变换如VHDL成为一个真正的硬件设计（网表） 。它需要一系列的投入，一个VHDL描述，时间限制（在产出需要准备时，将准备投入，数据，以估计线延迟） ，一个技术图（可用模块和其大小/时间信息）和有关设计的优先次序（地区与速度）。 在大型设计中， VHDL语言通常分为模块，然后分别合成。在20世纪90年代，10K为门宽每个模块是一个合理的规模，然而现在的工具可以处理更多。RTL设计流程RTL硬件描述语言(VHDL)是最标准的合成的输入软件工具。在硬件描述语言(VHDL)必须用一种包含登记,状态机(FSM)和组合逻辑功能。综合软件翻译这些模块和功能到门宽和库细胞都来自FPGA库。使用范围限制RTL VHDL的设计师为它排除了算法的设计,我们也要看到之后。该方法的设计力量相当低的水平思考产生的代码有时冗长和笨重。它也迫使结构决定在设计之初,而不是很明智,限制或有所帮助。在设计过程开始从RTL VHDL语言：模拟（ RTL） -是需要制定一个试验台（ VHDL语言） 合成（RTL） -针对一个标准的FPGA平台； 时序仿真（结构） -模拟检查时间； 布局和布线使用标准工具。尽管有各种各样的软件工具,用于合成(如列奥纳多光谱或Synplify),他们都有类似的方法通常和设计流程。物理设计流程 网表合成产生的设备以及互连。这个“布局和布线”的软件在数据上,如何连接装置。结果不像你希望的那样,一个40%至60%的设备和线路利用典型。设计师可以交易运行时间对更大的利用率,但是有严重的限制。通常FPGA供应商提供软件工具包(如讲师生动的Quartus导航者或Altera设计工具),管理相关的步骤在物理设计中的应用。 不论特别是物理综合流量选择，需要采取的步骤，将VHDL或EDIF输出一个RTL综合软件程序下载到实际位文件基本上是相同的，并列举如下： 1 、翻译2 、地图3 、布局4 、布线5 、产生精确定时的模式和报告6 、创建二进制文件下载到设备布局和布线在目前的商业软件中有两个主要的技术路线，那就是递归剪切和模拟热处理。递归剪切在一个递归算法,我们俩一起切成两半,网表之间移动设备的数量减半减到最小,十字丝(保持设备的数字在每一半相同)。这是反复得到小块。时序分析静态时序分析是最常用的方法。在静态时序分析计算,我们从每个输入延迟的所有设备的每个输出。这种延迟相加,沿着每一条通过电路的设计和关键路径设计速度最快的。这个工作，只要不存在周期中的电路，但是在这种情况下，分析变得越来越容易。设计软件可以让您打破周期在登记处理反馈如果是这种情况。正如在任何时序分析，设计师可以权衡一些运行时间精度。数字仿真软件，如Modelism或Verilog将快速的结果，但将使用近似模型的时间，而模拟的SPICE仿真工具，如将给予更准确的数字，但花费更长的时间运行。设计误区最常见的错误，缺乏经验的设计师仅仅是作出决策的事情太复杂了。最好的办法，以成功的设计是让设计元素简单，最简单的方法来管理是有效地利用层次。第二个错误是密切相关的复杂的试验设计是不足够的。这是至关重要的,确保所有的设计都是充分测试。这不仅意味着执行基本功能测试,而且系统测试和检查冗余状态和潜在的错误。另一个常见的错误是利用多个不必要的时钟。多钟能创建定时相关的缺陷或硬件的瞬态相互依赖的。他们也可能发生在硬件,却不能错过了仿真。VHDL语言的FPGA设计问题初始化任何预设值的信号和变量会被忽略。这意味着你必须确保同步（或异步）组和重置必须使用所有触发器，以确保稳定的条件下开始。请记住，综合工具基本上是愚蠢和遵循