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文档简介

2 5定点运算器的组成与结构 运算器是对数据进行加工处理的部件 它的具体任务是实现数据的算术运算和逻辑运算 所以它又称为算术逻辑运算部件 简记为ALU ArithmeticLogicUnit 是CPU的重要组成部分 算术逻辑运算器ALU是由多个一位全加器组成的 一位全加器 一位全加器真值表 一位全加器的逻辑图 2 5 1多功能算术逻辑运算单元 ALU 1 并行加法器及其进位链并行加法器使用的全加器的位数与操作数的位数相同 它能够同时对操作数的各位进行相加 所以称为并行加法器 将进位信号的产生与传递的逻辑结构称为进位链 补码加减法的实现逻辑框图 1 串行进位的并行加法器 当操作数为n 1位长时 需要用n l位全加器构成加法器 延迟时间 包括进位信号的产生和传递所占用的时间及加法器本身求和的延迟时间 特点 线路简单 速度慢 串行进位的并行加法器 2 并行进位的并行加法器 要提高加法器的运算速度 就必须解决进位信号的产生和传递问题 设 称为进位传递函数或进位传递条件 设 称为进位产生函数或本地进位 由于在一位全加器中 进位信号可表示为 将串行进位链的表达式改写成如下形式 各进位信号的产生不再与低位的进位信号有关 而只与两个参加运算的数和C0有关 1 组内并行 组间串行的进位链 这种进位链也称为单重分组跳跃进位 以16位加法器为例 一般可分作4个小组 每小组4位 每组内部都采用并行进位结构 组间采用串行进位传递结构 组内各位的进位表达式为 4位一组并行进位链逻辑图 4位一组并行进位链示意图 16位组内并行 组间串行进位链框图 Gi Pi i 1 16 C0到达各输入端 第一组计算出C1 C2 C3 C4 第二组计算出C5 C6 C7 C8 第三组计算出C9 C10 C11 C12 第四组计算出C13 C14 C15 C16 进位链延迟时间 由于每一组并行进位网络都是二级门 设每级门延迟为td 则16位组内并行组间串行进位链的延迟时间是8td 2 组内并行 组间并行的进位链 这种进位链又称为多重分组跳跃进位链 组间也采用并行进位链结构 这样将会进一步提高运算速度 以16位组内并行组间并行进位链为例 采用了二重进位链 且第二重进位链也是并行结构 见下图所示 16位组内并行组间并行进位链框图 将每个小组最高位的进位信号分成进位传送函数和进位生成函数两个部分 各组间进位的表达式 各小组的进位生成函数和进位传递函数的逻辑表达式 各组的进位生成函数 各组的进位传递函数 组内 组间并行进位第一组内进位链逻辑图 Gi Pi i 1 16 C0到达各输入端 第一组计算出C1 C2 C3和G1 P1 第二组计算出G2 P2 第三组计算出G3 P3 第四组计算出G4 P4 第二重进位链计算出C4 C8 C12 C16 第二组计算出C5 C6 C7 第三组计算出C9 C10 C11 第
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