笔试宝典1.doc

1、 基尔霍夫定理的内容是什么？（仕兰微电子） 环路电压之和等于零，节点电流之和等于零。2、平板电容公式(C=S/4kd)。（未知）3、最基本的如三极管曲线特性。（未知） 随着PN结的偏置情况可分为截止区，放大区和饱和区4、描述反馈电路的概念，列举他们的应用。（仕兰微电子） 将电路中输出信号的一部分再送回输入端，称之为反馈。按照反馈信号的极性不同分为正反馈和负反馈。正反馈可用来形成振荡器。负反馈具有抑噪，增加带宽，提高稳定性的作用。5、负反馈种类（电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈）；负反 馈的优点（降低放大器的增益灵敏度，改变输入电阻和输出电阻，改善放大器的线性和非 线性失真，有效地扩展放大器的通频带，自动调节作用）（未知） 6、放大电路的频率补偿的目的是什么，有哪些方法？（仕兰微电子） 频率补偿的目的就是减少频率和相位漂移，防止频率改变或丢失，使输入输出频率同步。方法有负反馈补偿、发射极电容补偿、电感补偿，也有的使用锁相环频率补偿电路。7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。（未知）答：频率响应通常亦称频率特性，频率响应或频率特性是衡量放大电路对不同频率输入信号适应能力的一项技术指标。实质上，频率响应就是指放大器的增益与频率的关系。通常讲一个好的放大器，不但要有足够的放大倍数，而且要有良好的保真性能，即：放大器的非线性失真要小，放大器的频率响应要好。“好”：指放大器对不同频率的信号要有同等的放大。之所以放大器具有频率响应问题，原因有二：一是实际放大的信号频率不是单一的；二是放大器具有电抗元件和电抗因素。由于放大电路中存在电抗元件（如管子的极间电容，电路的负载电容、分布电容、耦合电容、射极旁路电容等），使得放大器可能对不同频率信号分量的放大倍数和相移不同。如放大电路对不同频率信号的幅值放大不同，就会引起幅度失真；如放大电路对不同频率信号产生的相移不同就会引起相位失真。幅度失真和相位失真总称为频率失真，由于此失真是由电路的线性电抗元件（电阻、电容、电感等）引起的，故不称为线性失真。为实现信号不失真放大所以要需研究放大器的频率响应。8、画出一个差分运放，如何相位补偿，并画补偿后的波特图。（凹凸）一般对于两级或者多级的运放才需要补偿。一般采用密勒补偿。例如两级的全差分运放和两级的双端输入单端输出的运放，都可以采用密勒补偿，在第二级（输出级）进行补偿。区别在于：对于全差分运放，两个输出级都要进行补偿，而对于单端输出的两级运放，只要一个密勒补偿。9、基本放大电路种类电压放大器，电流放大器，互导放大器和互阻放大器，优缺点，特别是广泛采用差分结构的原因。放大电路是电子技术中广泛使用的电路之一，其作用是将微弱的输入信号（电压、电流、功率）不失真地放大到负载所需要的数值。放大电路种类：（1）电压放大器：输入信号很小，要求获得不失真的较大的输出压，也称小信号放大器；（2）功率放大器：输入信号较大，要求放大器输出足够的功率，也称大信号放大器。差分电路是具有这样一种功能的电路。该电路的输入端是两个信号的输入，这两个信号的差值，为电路有效输入信号，电路的输出是对这两个输入信号之差的放大。设想这样一种情景，如果存在干扰信号，会对两个输入信号产生相同的干扰，通过二者之差，干扰信号的有效输入为零，这就达到了抗共模干扰的目的。10、给出一差分电路，告诉其输入电压Y+和Y-,求共模分量和差模分量。（未知） 11、画差分运放的两个输入管 如下一题图12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的 运放电路。（仕兰微电子） 13、用运算放大器组成一个10倍的放大器。（未知） 14、给出一个简单电路，让你分析输出电压的特性（就是个积分电路），并求输出端某点的rise/fall时间。(Infineon笔试试题) 15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电 压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤 波器。当RCVth，当输出到达VDD-Vth时管子已经关断了。所以当栅压为VDD时，源级的最高输出电压只能为VDD-Vth。这叫阈值损失。N管的输出要比栅压损失一个阈值电压。因此不宜用N管传输高电平。P管的输出也会比栅压损失一个阈值。同理栅亚为O时，P管源级的输出电压范围为VDDVth。因此不宜用P管传递低电平。 NMOS的特性，Vgs大于一定的值就会导通，适合用于源极接地时的情况（低端驱动），只要栅极电压达到4V或10V就可以了。 PMOS的特性，Vgs小于一定的值就会导通，适合用于源极接VCC时的情况（高端驱动）。但是，虽然PMOS可以很方便地用作高端驱动，但由于导通电阻大，价格贵，替换种类少等原因，在高端驱动中，通常还是使用NMOS。20、给出多个mos管组成的电路求5个点的电压。(Infineon笔试试题) 21、电压源、电流源是集成电路中经常用到的模块，请画出你知道的线路结构，简单描述 其优缺点。（仕兰微电子） 22、画电流偏置的产生电路，并解释。（凹凸） 晶体管构成的放大器要做到不失真地将信号电压放大，就必须保证晶体管的发射结正偏、集电结反偏。即应该设置它的工作点（静态工作点）。 所谓工作点就是通过外部电路的设置使晶体管的基极、发射极和集电极处于所要求的电位（可根据计算获得）。这些外部电路就称为偏置电路（可理解为，设置PN结正、反偏的电路），偏置电路向晶体管提供的电流就称为偏置电流。 以常用的共射放大电路说，主流是从发射极到集电极的Ic，偏流就是从发射极到基极的Ib。相对与主电路而言，为基极提供电流的电路就是所谓的偏置电路。偏置电路往往有若干元件，其中有一重要电阻，往往要调整阻值，以使集电极电流在设计规范内。这要调整的电阻就是偏置电阻。 在稳态时（无信号）通过电阻为电路提供或泄放一定的电压或电流，使电路满足工作需求，或改善性能。偏置：在电路某点给一个参考分量，使电路能适应工作需要。偏置可以是DC偏置，也可以是AC偏置。也可分为电流偏置和电压偏置。常见的是DC偏置。即电路某点经过一个起偏置作用的元件接到某个DC电源上。例如单级三极管发射极放大电路，至少需要一个基极偏置电阻。由于三极管放大电路经常用电流放大系数来计算放大效果。因此偏置电阻定义为电流偏置电阻，以便于计算和分析。 CMOS门电路输入端，接的上拉电阻或下拉电阻，一般可认为是电压偏置电阻。因为通过这个电阻的电流很少，电阻基本上是给门输入端一个静态参考电压。交流偏置的一个典型应用例子：录音机的交流偏磁。23、史密斯特电路,求回差电压。（华为面试题） 24、晶体振荡器,好像是给出振荡频率让你求周期(应该是单片机的,12分之一周期.)。（华为面试题） 25、LC正弦波振荡器有哪几种三点式振荡电路，分别画出其原理图。（仕兰微电子） 变压器正反馈式，电容三点式，电感三点式，变形电容三点式26、VCO是什么,什么参数(压控振荡器?)（华为面试题） VCO的性能指4标主要包括:频率调谐范围，输出功率，(长期及短期)频率稳定度，相位噪声，频谱纯度，电调速度，推频系数，频率牵引等。频率调谐范围是VCO的主要指标之一，与谐振器及电路的拓扑结构有关。通常，调谐范围越大，谐振器的Q值越小，谐振器的Q值与振荡器的相位噪声有关，Q值越小，相位噪声性能越差。振荡器的频率稳定度包括长期稳定度和短期稳定度，它们各自又分别包括幅度稳定度和相位稳定度。长期相位稳定度和短期幅度稳定度在振荡器中通常不考虑;长期幅度稳定度主要受环境温度影响，短期相位稳定度主要指相位噪声。在各种高性能、宽动态范围的频率变换中，相位噪声是一个主要限制因素。在数字通信系统中，载波信号的相位噪声还要影响载波跟踪精度。其它的指标中，振荡器的频谱纯度表示了输出中对谐波和杂波的抑制能力；推频系数表示了由于电源电压变化而引起的振荡频率的变化；频率牵引则表示了负载的变化对振荡频率的影响；电调速度表示了振荡频率随调谐电压变化快慢的能力。在压控振荡器的各项指标中，频率调谐范围和输出功率是衡量振荡器的初级指标，其余各项指标依据具体应用背景不向而有所侧重。例如，在作为频率合成器的一部分时，对VCO的要求，可概括为一下几方面:应满足较高的相位噪声要求；要有极快的调谐速度，频温特性和频漂性能要好；功率平坦度好；电磁兼容性好。27、锁相环有哪几部分组成？（仕兰微电子） .晶体振荡器、鉴相器、压控振荡器、滤波电路28、锁相环电路组成，振荡器（比如用D触发器如何搭）。（未知） 29、求锁相环的输出频率，给了一个锁相环的结构图。（未知） 30、如果公司做高频电子的，可能还要RF知识，调频，鉴频鉴相之类，不一一列举。（未知） 31、一电源和一段传输线相连（长度为L,传输时间为T），画出终端处波形，考虑传输线 无损耗。给出电源电压波形图，要求绘制终端波形图。（未知） 32、微波电路的匹配电阻。（未知） 33、DAC和ADC的实现各有哪些方法？（仕兰微电子） 1）积分型（如TLC7135） 积分型AD工作原理是将输入电压转换成时间(脉冲宽度信号)或频率(脉冲频率)，然后由定时器/计数器获得数字值。其优点是用简单电路就能获得高分辨率，但缺点是由于转换精度依赖于积分时间，因此转换速率极低。初期的单片AD转换器大多采用积分型，现在逐次比较型已逐步成为主流。 双积分tlc7135芯片资料2）逐次比较型（如TLC0831） 逐次比较型AD由一个比较器和DA转换器通过逐次比较逻辑构成，从MSB开始，顺序地对每一位将输入电压与内置DA转换器输出进行比较，经n次比较而输出数字值。其电路规模属于中等。其优点是速度较高、功耗低，在低分辩率（12位）时价格很高。 TLC0831芯片资料(德州仪器公司（TI）推出的TLC0831/2是广泛应用的8位A/D转换器。TLC0831是单通道输入；TLC0832是双通道输入，并且可以软件配置成单端或差分输入。串行输出可以方便的和标准的移位寄存器及微处理器接口)TLC0831可以外接高精度基准以提高转换精度，TLC0832的基准输入在片内与VCC连接。TLC0831/2的操作非常类似TLC0834/8（更多输入通道），为以后升级提供便利。3）并行比较型/串并行比较型（如TLC5510） 并行比较型AD采用多个比较器，仅作一次比较而实行转换，又称FLash(快速)型。由于转换速率极高，n位的转换需要2n-1个比较器，因此电路规模也极大，价格也高，只适用于视频AD转换器等速度特别高的领域。 串并行比较型AD结构上介于并行型和逐次比较型之间，最典型的是由2个n/2位的并行型AD转换器配合DA转换器组成，用两次比较实行转换，所以称为 Half flash(半快速)型。还有分成三步或多步实现AD转换的叫做分级（Multistep/Subrangling）型AD，而从转换时序角度又可称为流水线（Pipelined）型AD，现代的分级型AD中还加入了对多次转换结果作数字运算而修正特性等功能。这类AD速度比逐次比较型高，电路规模比并行型小。 tLC5510芯片资料(TLC5510是CMOS、8位、20MSPS模拟量转数字量的转换器（ADC），它采用半闪速结构（semi-flash architecture）。单5V工作电源且功耗只有100mW（典型值）的功率。内含采样和保持电路，具有高阻抗方式的并行接口和内部基准电阻。 与闪速转换器（flash converters）相比，半闪速结构减少了功率损耗和晶片尺寸。通过在2步过程（2step process）中实现转换，可以极大地减少比较器的数目。转换数据的等待时间为2.5个时钟。 内部基准电阻使用VDDA可产生标准的2V满度转换范围。为了实现此选项仅需外部跳线器，这样减小了对外部基准或电阻的需求。差分线性度在25 温度下为0.5LSB，在整个工作温度范围内的最大值是0.75LSB。用差分增益1和差分相位为0.7%可以规定动态特性范围。)4）-(Sigma?/FONTdelta)调制型（如AD7705） -型AD由积分器、比较器、1位DA转换器和数字滤波器等组成。原理上近似于积分型，将输入电压转换成时间(脉冲宽度)信号，用数字滤波器处理后得到数字值。电路的数字部分基本上容易单片化，因此容易做到高分辨率。主要用于音频和测量。 5）电容阵列逐次比较型 电容阵列逐次比较型AD在内置DA转换器中采用电容矩阵方式，也可称为电荷再分配型。一般的电阻阵列DA转换器中多数电阻的值必须一致，在单芯片上生成高精度的电阻并不容易。如果用电容阵列取代电阻阵列，可以用低廉成本制成高精度单片AD转换器。最近的逐次比较型AD转换器大多为电容阵列式的。 6）压频变换型（如AD650） 压频变换型（Voltage-Frequency Converter）是通过间接转换方式实现模数转换的。其原理是首先将输入的模拟信号转换成频率，然后用计数器将频率转换成数字量。从理论上讲这种AD的分辨率几乎可以无限增加，只要采样的时间能够满足输出频率分辨率要求的累积脉冲个数的宽度。其优点是分辩率高、功耗低、价格低，但是需要外部计数电路共同完成AD转换。 2. AD转换器的主要技术指标 1）分辩率(Resolution) 指数字量变化一个最小量时模拟信号的变化量，定义为满刻度与2n的比值。分辩率又称精度，通常以数字信号的位数来表示。 2）转换速率(Conversion Rate)是指完成一次从模拟转换到数字的AD转换所需的时间的倒数。积分型AD的转换时间是毫秒级属低速AD，逐次比较型AD是微秒级属中速AD，全并行/串并行型AD可达到纳秒级。采样时间则是另外一个概念，是指两次转换的间隔。为了保证转换的正确完成，采样速率 (Sample Rate)必须小于或等于转换速率。因此有人习惯上将转换速率在数值上等同于采样速率也是可以接受的。常用单位是ksps和Msps，表示每秒采样千/百万次（kilo / Million Samples per Second）。 3）量化误差 (Quantizing Error) 由于AD的有限分辩率而引起的误差，即有限分辩率AD的阶梯状转移特性曲线与无限分辩率AD（理想AD）的转移特性曲线（直线）之间的最大偏差。通常是1 个或半个最小数字量的模拟变化量，表示为1LSB、1/2LSB。 4）偏移误差(Offset Error) 输入信号为零时输出信号不为零的值，可外接电位器调至最小。 5）满刻度误差(Full Scale Error) 满度输出时对应的输入信号与理想输入信号值之差。 6）线性度(Linearity) 实际转换器的转移函数与理想直线的最大偏移，不包括以上三种误差。 其他指标还有：绝对精度(Absolute Accuracy) ，相对精度(Relative Accuracy)，微分非线性，单调性和无错码，总谐波失真（Total Harmonic Distotortion缩写THD）和积分非线性。 3. DA转换器 DA 转换器的内部电路构成无太大差异，一般按输出是电流还是电压、能否作乘法运算等进行分类。大多数DA转换器由电阻阵列和n个电流开关(或电压开关)构成。按数字输入值切换开关，产生比例于输入的电流(或电压)。此外，也有为了改善精度而把恒流源放入器件内部的。一般说来，由于电流开关的切换误差小，大多采用电流开关型电路，电流开关型电路如果直接输出生成的电流，则为电流输出型DA转换器，如果经电流椀缪棺?缓笫涑觯?蛭?缪故涑鲂?/FONT DA转换器。此外，电压开关型电路为直接输出电压型DA转换器。 1）电压输出型（如TLC5620） 电压输出型DA转换器虽有直接从电阻阵列输出电压的，但一般采用内置输出放大器以低阻抗输出。直接输出电压的器件仅用于高阻抗负载，由于无输出放大器部分的延迟，故常作为高速DA转换器使用。 2）电流输出型(如THS5661A) 电流输出型DA转换器很少直接利用电流输出，大多外接电流电压转换电路得到电压输出，后者有两种方法：一是只在输出引脚上接负载电阻而进行电流电压转换，二是外接运算放大器。用负载电阻进行电流电压转换的方法，虽可在电流输出引脚上出现电压，但必须在规定的输出电压范围内使用，而且由于输出阻抗高，所以一般外接运算放大器使用。此外，大部分CMOS DA转换器当输出电压不为零时不能正确动作，所以必须外接运算放大器。当外接运算放大器进行电流电压转换时，则电路构成基本上与内置放大器的电压输出型相同，这时由于在DA转换器的电流建立时间上加入了达算放入器的延迟，使响应变慢。此外，这种电路中运算放大器因输出引脚的内部电容而容易起振，有时必须作相位补偿。 3）乘算型（如AD7533） DA转换器中有使用恒定基准电压的，也有在基准电压输入上加交流信号的，后者由于能得到数字输入和基准电压输入相乘的结果而输出，因而称为乘算型DA转换器。乘算型DA转换器一般不仅可以进行乘法运算，而且可以作为使输入信号数字化地衰减的衰减器及对输入信号进行调制的调制器使用。 4）一位DA转换器 一位DA转换器与前述转换方式全然不同，它将数字值转换为脉冲宽度调制或频率调制的输出，然后用数字滤波器作平均化而得到一般的电压输出(又称位流方式)，用于音频等场合。 4. DA转换器的主要技术指标： 1）分辩率(Resolution) 指最小模拟输出量（对应数字量仅最低位为1）与最大量（对应数字量所有有效位为1）之比。 2）建立时间(Setting Time) 是将一个数字量转换为稳定模拟信号所需的时间，也可以认为是转换时间。DA中常用建立时间来描述其速度，而不是AD中常用的转换速率。一般地，电流输出DA建立时间较短，电压输出DA则较长。 其他指标还有线性度(Linearity)，转换精度，温度系数/漂移。34、A/D电路组成、工作原理。（未知）它们是：采样、保持电路和量化、编码电路。35、实际工作所需要的一些技术知识(面试容易问到)。如电路的低功耗，稳定，高速如何做到，调运放，布版图注意的地方等等,一般会针对简历上你所写做过的东西具体问，肯定会问得很细（所以别把什么都写上，精通之类的词也别用太多了），这个东西各个人就 不一样了，不好说什么了数字部分1、 同步电路和异步电路的区别是什么？（仕兰微电子）同步电路利用时钟脉冲使其子系统同步运作，而异步电路不使用时钟脉冲做同步，其子系统是使用特殊的“开始”和“完成”信号使之同步。由于异步电路具有下列优点-无时钟歪斜问题、低电源消耗、平均效能而非最差效能、模块性、可组合和可复用性-因此近年来对异步电路研究增加快速，论文发表数以倍增，而Intel Pentium 4处理器设计，也开始采用异步电路设计。v异步电路主要是组合逻辑电路，用于产生地址译码器、或的读写控制信号脉冲，其逻辑输出与任何时钟信号都没有关系，译码输出产生的毛刺通常是可以监控的。同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。 2、 什么是线与逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试） 线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用 oc门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。3、 什么是Setup和Hold up时间？（汉王笔试）Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time.如不满足setup time,这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time不够，数据同样不能被打入触发器。4、说说对数字逻辑中的竞争和冒险的理解，并举例说明竞争和冒险怎样消除。（仕兰微 电子） 在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。10、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？（汉王笔试） 常用逻辑电平:TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVDS、GTL、BTL、ETL、GTLP；RS232；TTL和CMOS不可以直接互连，由于TTL是在0.3-3.6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。 11、如何解决亚稳态。（飞利浦大唐笔试） 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无 用的输出电平可以沿信号通道上的各个触发器级联式传播下去。 1 降低系统时钟 2 用反应更快的FF 3 引入同步机制，防止亚稳态传播 4 改善时钟质量，用边沿变化快速的时钟信号 12、IC设计中同步复位与 异步复位的区别。（南山之桥） 同步复位：复位信号只有在时钟上升沿到来时才能有效。优点：1） 利于仿真器仿真。2） 因为只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺。3） 可以使所设计的系统成为100%的同步时序电路，有利于时序分析。缺点：1） 复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑，诸如：clk skew,组合逻辑路径延时,复位延时等因素。2）由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。异步复位：无论时钟沿是否到来，只要复位信号有效，就进行复位。优点：1） 设计相对简单。2）因为大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源。3）异步复位信号识别方便，而且可以很方便的使用FPGA的全局复位端口GSR。缺点：1） 复位信号容易受到毛刺的影响。2）在复位信号释放(release)的时候容易出现问题。具体就是说：若复位释放刚好在时钟有效沿附近时，很容易使寄存器输出出现亚稳态，从而导致亚稳态。推荐使用异步复位，同步释放的方式，而且复位信号低电平有效。13、MOORE 与 MEELEY状态机的特征。（南山之桥）两种典型的状态机是摩尔（Moore）状态机和米立（Mealy）状态机。摩尔有限状态机输出只与当前状态有关，与输入信号的当前值无关，是严格的现态函数。在时钟脉冲的有效边沿作用后的有限个门延后，输出达到稳定值。即使在时钟周期内输入信号发生变化，输出也会保持稳定不变。从时序上看，Moore状态机属于同步输出状态机。Moore有限状态机最重要的特点就是将输入与输出信号隔离开来。Mealy状态机的输出是现态和所有输入的函数，随输入变化而随时发生变化。从时序上看，Mealy状态机属于异步输出状态机，它不依赖于时钟。14、多时域设计中,如何处理信号跨时域。（南山之桥） 15、给了reg的setup,hold时间，求中间组合逻辑的delay范围。（飞利浦大唐笔试） Delayq,还有 clock的delay,写出决 定最大时钟的因素，同时给出表达式。（威盛VIA 2003.11.06 上海笔试试题） 18、说说静态、动态时序模拟的优缺点。（威盛VIA 2003.11.06 上海笔试试题）静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。（威盛VIA 2003.11.06 上海笔试试题） 20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入， 使得输出依赖于关键路径。（未知） 21、逻辑方面数字电路的卡诺图化简，时序（同步异步差异），触发器有几种（区别，优 点），全加器等等。（未知） 22、卡诺图写出逻辑表达使。（威盛VIA 2003.11.06 上海笔试试题） 23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。（威盛） 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? （威 盛笔试题circuit design-beijing-03.11.09） 25、To design a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大？（仕兰微电子） 27、用mos管搭出一个二输入与非门。（扬智电子笔试） 28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge.(less delay time)。（威盛笔试题circuit design-beijing-03.11.09） 29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。（Infineon笔 试） 30、画出CMOS的图，画出tow-to-one mux gate。（威盛VIA 2003.11.06 上海笔试试题） 31、用一个二选一mux和一个inv实现异或。（飞利浦大唐笔试）32、画出Y=A*B+C的cmos电路图。（科广试题） 33、用逻辑们和cmos电路实现ab+cd。（飞利浦大唐笔试） 34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。（仕兰微电子） 35、利用4选1实现F(x,y,z)=xz+yz。（未知） 36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现（实际上就是化 简）。 37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。 （Infineon笔试）38、为了实现逻辑（A XOR B）OR （C AND D），请选用以下逻辑中的一种，并说明为什 么？1）INV 2）AND 3）OR 4）NAND 5）NOR 6）XOR 答案：NAND（未知） 39、用与非门等设计全加法器。（华为） 40、给出两个门电路让你分析异同。（华为） 41、用简单电路实现，当A为输入时，输出B波形为（仕兰微电子） 42、A,B,C,D,E进行投票，多数服从少数，输出是F（也就是如果A,B,C,D,E中1的个数比0 多，那么F输出为1，否则F为0），用与非门实现，输入数目没有限制。（未知） 43、用波形表示D触发器的功能。（扬智电子笔试） 44、用传输门和倒向器搭一个边沿触发器。（扬智电子笔试） 45、用逻辑们画出D触发器。（威盛VIA 2003.11.06 上海笔试试题） 46、画出DFF的结构图,用verilog实现之。（威盛） 47、画出一种CMOS的D锁存器的电路图和版图。（未知） 48、D触发器和D锁存器的区别。（新太硬件面试） 49、简述latch和filp-flop的异同。（未知） 50、LATCH和DFF的概念和区别。（未知） 51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。 （南山之桥） 52、用D触发器做个二分颦的电路.又问什么是状态图。（华为） 53、请画出用D触发器实现2倍分频的逻辑电路？（汉王笔试） 54、怎样用D触发器、与或非门组成二分频电路？（东信笔试） 55、How many flip-flop circuits are needed to divide by 16? (Intel) 16分频？ 56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出 carryout和next-stage. （未知） 57、用D触发器做个4进制的计数。（华为） 58、实现N位Johnson Counter,N=5。（南山之桥）59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢？（仕兰 微电子） 60、数字电路设计当然必问Verilog/VHDL，如设计计数器。（未知） 61、BLOCKING NONBLOCKING 赋值的区别。（南山之桥） 62、写异步D触发器的verilog module。（扬智电子笔试） module dff8(clk , reset, d, q); input clk; input reset; input 7:0 d; output 7:0 q; reg 7:0 q; always (posedge clk or posedge reset) if(reset) q = 0; else q = d; endmodule 63、用D触发器实现2倍分频的Verilog描述？ module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out ; always ( posedge clk or posedge reset) if ( reset) out = 0; else out = in; assign in = out; assign clk_o = out; endmodule 64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器 件有哪些？ b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。（汉王笔试） PAL，PLD，CPLD，FPGA。 module dff8(clk , reset, d, q); input clk; input reset; input d; output q; reg q; always (posedge clk or posedge reset) if(reset) q = 0; else q = d; endmodule 65、阻塞赋值（=）、非阻塞赋值（=）和持续赋值(assign)阻塞赋值是在进程中立即更新的，非阻塞赋值是进程结束后同时赋值。在always块中既可以使用阻塞赋值也可以使用非阻塞赋值，建议只用一种赋值方式。时序电路建议使用非阻塞赋值。同意变量只能使用一种赋值方式，不能再两个或以上always块中对同意变量赋值。阻塞赋值和非阻塞赋值统称为过程赋值，多用于reg型变量。Assign主要用于wire型变量赋值。65、请用HDL描述四位的全加法器、5分频电路。（仕兰微电子） 66、用VERILOG或VHDL写一段代码，实现10进制计数器。（未知） 67、用VERILOG或VHDL写一段代码，实现消除一个glitch。（未知） 68、一个状态机的题目用verilog实现（不过这个状态机画的实在比较差，很容易误解 的）。（威盛VIA 2003.11.06 上海笔试试题） 69、描述一个交通信号灯的设计。（仕兰微电子） 70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。（扬智电子笔