SynopsysDC中文培训实验.doc

SYNOPSYSLab1Setup and Synthesis Flow缩略词：Design Compile =DC；备注：UNIX%代表在linux终端下进行操作，其余的代表在DC下进行DC命令输入前言： DC(Design Compiler)是Synopsys的logical synthesis优化工具，它根据design description和constraints自动综合出一个优化了的门级电路。它可以接受多种输入格式，如硬件描述语言、原理图和netlist等，并产生多种性能报告，在缩短设计时间的同时提高读者设计性能。基本的综合流程：该基本综合流程包含下列步骤：1. 发展HDL文件输入Design Compiler的设计文件通常都是用诸如VHDL和Verilog HDL等硬件描述语言编写。这些设计描述必须小心地编写以获得可能的最好的综合结果。在编写HDL代码时，你需要考虑设计数据的管理、设计划分和HDL编码风格。划分和编码风格直接影响综合和优化过程。虽然流程中包含该步骤，但实际上它并不是Design Compiler的一个步骤。你不能用Design Compiler工具来编写HDL文件。2. 指定库通过link_,target_,symbol_,和synthetic_library命令为Design Compiler指定链接库、对象库、符合库和综合库。链接库和对象库是工艺库，详细说明了半导体厂家提供的单元和相关信息，象单元名称、单元管脚名称、管脚负载、延迟、设计规则和操作环境等。符号库定义了设计电路图所调用的符号。如果你想应用Design Analyzer图形用户界面，就需要这个库。另外，你必须通过synthetic_library命令来指定任何一种特殊的有许可的设计工具库（你不需要指定标准设计工具库）。3. 读入设计Design Compiler使用HDL Compiler将RTL级设计和门级网表作为设计输入文件读入。通过analyze和elaborate命令读入RTL级设计，通过read_file或read命令读入门级网表。Design Compiler支持所有主要的门级网表格式。如果你用read_file或read命令读入RTL设计，等于实现了组合3analyze和elaborate命令的功能。4. 定义设计环境Design Compiler要求设计者模拟出待综合设计的环境。这个模型由外部的操作环境（制造流程、温度和电压）、负载、驱动、扇出、线负载模型等组成。它直接影响到设计综合和优化的结果。利用图2-4中该步骤下所列的一系列命令来定义设计环境。5. 设置设计约束Design Compiler利用设计规则和最优化约束来控制设计的综合。厂家工艺库提供设计规则以保证产品符合规格、工作正常。典型的设计规则约束转换时间（set_max_transition）、扇出负载（set_max_fanout）和电容（set_max_capacitance）。这些规则指定了要求的工艺，你不能违反。当然，你可以设置更严格的约束。最优化约束则定义了时序（时钟、时钟错位、输入延时和输出延时）和面积（最大面积）等设计目标。在最优化过程中，Design Compiler试图去满足这些目标，但不会去违反任何设计规则。利用图2-4中该步骤下所列的一系列命令来定义这些约束。为能够正确地优化设计，必须设置更接近现实情况的约束。你选择的编译策略将影响设计约束的设置。流程中的步骤5和步骤6是相互依赖的。6. 选择编译策略你可以用来优化层次化设计的两种基本编译策略被称为自顶向下和从下上。在自顶向下的策略里，顶层设计和它的子设计一起进行编译。所有的环境和约束设置都根据顶层设计来定义。因此，它会自动的考虑内部模块的依赖性。但对于大型设计，这种方法并不实用，因为所有的设计必须同时贮存在内存里。在从下到上的策略里，分别对子设计进行约束和编译。在成功编译后，这些设计都被赋予一个dont_touch参数，防止在随后的编译过程中对它们进行进一步的改变。然后这些编译过的子设计组合成更高层次的设计，再进行编译。编译过程一直持续到顶层设计被综合。由于Design Compiler不需要同时将所有未编译的子设计装载进内存，这种方法允许你编译大型设计。然而，在每一个阶段，你必须估计每个内部模块的约束，更有代表性的是，你必须不停地编译、改进那些估计，直到所有的子设计界面都是稳定的。每一个策略都有其优点和缺点，这取决于你设计的特殊性和设计目标。你可以选择任意一个策略来进行整个设计，或者混合使用，对每一个子设计采用最合适的策略。7. 优化设计利用compiler命令启动Design Compiler的综合和优化进程。有几个可选的编译选项。初步编译，如果你想对设计面积和性能有一个快速的概念，将map_effort设置为low；默认编译，如果你在进行设计开发，将map_effort设置为medium；当在进行最后设计实现编译时，将map_effort设置为high。通常设置map_effort为medium。8. 分析和解决设计问题通常Design Compiler根据设计综合和优化的结果生成众多的报告。你根据诸如面积、约束和时序报告来分析和解决任何设计问题，或者改进综合结果。你可以用check命令来检查综合过的设计，也可用其他的check_命令。9. 保存设计数据利用write命令来保存综合过的设计。Design Compiler在退出时并不自动保存设计。你也可以在一个脚本文件里保存那些综合过程中用过的设计参数和约束。脚本文件是用来管理设计参数和约束的理想工具。技术相关帮助：Linux下：vi filename :打开或新建文件；例如：vi m.tcl （m.tcl若存在，则查看，反之为创建）创建/查看一个名为m的脚本文件。备注：按下键盘i时进入编辑插入状态；退出时不保存，按下Esc并输入“:q”;若退出时保存，按下Esc并输入“:wq”,强制退出加上！vi -r filename ：在上次正用vi编辑时发生系统崩溃，恢复filename mkdir filename :新建一个文件夹。rmdir filename :删除一个文件夹。rm filename :删除一个文件或路径目录或文件夹；rm r filename :删除文件夹所有的东西，不可恢复。DC下:在命令行中,用man+ DC命令。可以得到这个DC命令的介绍。温馨提示：在做实验前，请务必理解对应的章节！一、 实验目标：1. 学会如何查看隐藏的文件，以及了解DC刚启动需要.synopsys_dc.setup文件来初始化信息。2. 懂得如何修改common_setup.tcl脚本里面的命令来配置DC相关的信息。3. 学会如何查看原理图和符号图。4. 使用dc_shell topo 模式或 design_vision topo 模式来启动DC工具二、 实验流程：1. 检查.synopsys_dc.setup文件是否配置好DC启动时的相关信息2. 检查common_setup.tcl和dc_serup.tcl这两个文件，必要时修改common_setup.tcl文件3. 使用Design Vision Topo模式来启动DC，即是 design_vision topo4. 读入 rtl/TOP.v(或.vhd)文件，并查看符号图和原理图5. 用scripts/TOP.con的文件来对整个设计进行约束6. 用compile_ultra 命令来对这个设计文件进行综合7. 生成一个timing报告和area报告，进行分析8. 保存综合后的设计文件到mapped/TOP.ddc并退出DC9. 换另外一种模式来启动DC GUI,即是dc_shell topo ;start_gui三、 实验步骤：Task1: Examine and modify the setup file1. 进入实验文件lab1的目录下，查看.synopsys_dc.setup 、common_setup.tcl和dc_setup.tcl,这三个文件。#/#语句分析开始#/#/# 1. cd lab1 ；进入lab1目录下#2. ls -al .synopsys* ；查看所有前面以”.synopsys”开头的关键字的文件，-al代表查看所有的隐藏文件；#3. ls -al *setup* ；查看所有只要包含有关键字”setup”的文件，-al代表查看所有的隐藏文件；#/#语句分析结束#/#/#2. 请用一个文本编辑器（如vi）来修改commoc_setup.tcl里面的内容，请结合上面的相关技术帮组和下表任务表来完成该任务。Task2: Invoke Design Vision1. 进入lab1的目录下，以GUI topo模式来启动DC工具，使其更具可视化。 #/#语句分析开始#/#/# 1. pwd ；查看当前路径。这样可以知道是否已经进入lab1的目录下#2. design_vision -topo ；以可视化界面-topo模式来启动DC工具，你可以看到一些已读入的信息，包括上一个步骤的配置信息，如搜索路径，目标库，链接库等等；这个因为当你启动DC工具时，会自动读取”.synopsys_dc.setup”这个配置文件的，这个文件是隐藏在lab1目录下的，这就是我们为什么要在lab1目录下启动DC工具。当然，你也可以不再在这个目录下启动DC，当你启动DC后，可以读进配置信息文件的,例如“source .synopsys_dc.setup”#/#语句分析结束#/#/#2. 在DC的GUI界面视图下，你将会看到以下的信息。3. 点击File-Setup,可以查看一些信息，请回答以下的问题。问题一：请问这个工程的的目标库是什么？问题二：请问这个工程的的链接库是什么？问题三：请问这个工程的的符号库是什么？4. 从File-Setup 选择图标 来使这个搜索路径Search path选择正确，当你点击进去的时候，你会看到以下搜索路径方向的列表，同时你可以修改搜索路径。这里是默认的搜索路径方向。问题4：请问这个工程的搜索路径有哪些？5. 返回到Design Vision界面，输入以下命令来验证DC的一些库、搜索路径是否设置正确。6. 检查逻辑库与物理库之间是否想匹配：Notice:从这个报告可知，这里有4个cell是没有逻辑库的，分别是“feedthrough”和“tap”cells,因为它们是在物理版图中反映的，而不是在逻辑设计中反映，所以这个警告是可以忽略的。7. 检查TLUPus和 Technology 文件之间是否相匹配：Notice: 你应该能看到4个“pass!”Task3: Read the Design into DC Memory1. 点击Read.的按钮在左上角（or File-Read）,选中rtl文件夹里的Top.v或TOP.vhd。Notice:在窗口的左上角，你可以看到“Logical Hierarchy”的列表框，该表框的顶头是top-level 设计名，除了顶层，还包括底层的设计模块单元。例如 I_FSM , I_DECODE , and I_COUNT 。2. 选中TOP(用鼠标左键点击选中它)，在底下的日志区你能看到这个设计为:TOP。这是确保你的当前设计为顶层水平的设计。3. Select File-Link Design-OK去连接这个设计和解决实例化引用的。简单来说如果实例化的就是一个与非门，DC就从target library中找到，如果例化的是一个fifo，DC就从fifo的库中找到，如果例化的是一个模块，DC就从内存中找到，因为这个模块的代码在编译过程中已经读进内存中去了4. 保存设计文件，格式为“.dcc”。#/#语句分析开始#/#/#该条语句的目的是把顶层文件保存，-hier 指的是以分层的模式保存 f 指的是file的意思 dcc 指的是保存的格式 out 指的是输出 unmapped/TOP.ddc 指的是在路径unmapped下保存TOP.ddc。#/#语句分析结束#/#/#5. 查看设计文件清单和相关的库文件清单#/#语句分析开始#/#/#该条语句的目的是把保存的所有设计文件和相关的库文件一一列出来#/#语句分析结束#/#/#Task4: Constrain TOP with a Script file1. 打开顶层的符号视图（用鼠标选中TOP,然后点击 Create Symbol View），在视图中你能清晰看到各个端口的名。2. 把约束文件读进来，进行对TOP设计文件的约束。Note: 如果发现读进“source TOP.con”这条命令时，出现错误信息。请你注意当前路径是否包含TOP.con，也就是说要确保当前路径的方向下包含TOP.con约束文件。例如也可以这样解决“source scripts/TOP.con”，这里加上scripts的意思是该TOP.con的约束文件在scripts的路径下。Task5: Compile or Map to Vendor-Specific Gates1. 对设计进行综合或映射到供应商特定的门上，即是把RTL级综合成门级。 #当对设计文件进行综合的时候，你可以看到底下的日志区的信息，包括不同优化综合阶段的的表。例如“AREA”指示这个设计的大小；“WORST NEG SLACK”指示有多少的关键或糟糕的路径在设计中是违反的；“TOTAL NEG SLACK”是所有路径延时违反的总和等等#Task6: Generate Reports and Analyze Timing 1. 转到顶层的符号视图 Symbol View 2. 在design_vision topo的命令行里输入以下命令Notice：”rc”是一个引用别名,它的定义在.synopsys_dc.setup 的文件里，它执行的是report_constrain all_violators ； 这个报告列出所有违反约束的事务，你能看见“max_delay/setup”的违反同理： Notice：rt=report_timing,表示时序报告 当你输入以上这条命令时，请问 Slack (VIOLATED)= #以上这个值为负数，即表示违法时序约束，在这个实验你不用理睬是否违反时序约束，接下来的实验会为你讲解的#3. 生成一个面积报告，ra，然后回答以下的问题Total cell area:Task7: Save the Optimized Design 1. 将综合后的设计数据保存起来2. 返回到TOP的符号视图3. 选择菜单File-Save As4. 双击在mapped的路径5. 为文件命名“TOP.ddc”6. 点击保存。7. 保存输入的命令历史，通过点击Save Contents As.Task8: Remove Designs and Exit Design Vision 1. 清空所有的设计# fr=”remove_design -designs”2. 显示出当前所有的命令历史记录# h=”history”3. 退出软件4. 另一种方式来启动dc的图形界面 Notice：在这个步骤，你不用理睬以下这个错误信息“Library TOP_LIB already exists”5. 如果你想回到dc_shell模式时可以File-Close GUI6. 退出软件。 Task9:Using analyze and elaborate to read in an HDL design1. 进入到lab1的当前目录下2. 在dc_shell模式下，把verilog或VHDL读进来3. 在dc_shell模式下，另一种方式把verilog或VHDL读进来 4. 读取设计文件用 “-vcs”参数 Notice : “-vcs”不能用于VHDL的设计Answers 问题答案问题1答案： * sc_max.db问题2答案： sc_max.db问题3答案： sc.sdb问题4答案： ./ref/libs/mw_lib/sc/LM ./rtl ./scriptsLab2Design and Library ObjectsThere is NO LAB for this unit!Lab3Timing Constraints一、 实验目的：1. 确定用于目标库的时间单位2. 基于提供的原理图或规格说明创建一个新的DC时序约束的脚本3. 修改先前的语法约束去适应一个符合要求的设计4. 为设计提供一个约束5. 验证所施加的约束的完整性和正确性二、 实验流程：1. 得到一个库的报告去决定使用哪个单元2. 创建一个新的时序报告文件基于设计原理图或规格说明3. 对设计文件进行约束，验证所施加的约束的完整性和正确性三、 实验步骤：Task1. Determine the Target Librarys Time Unit1. 打开终端，进入lab3文件夹的目录下2. 用一个文本编辑器去查看common_setup.tcl文件，然后回答以下的问题问题一：目标库文件名称是什么？3. 以dc_shell的模式启动DC工具4. 一般地，当一个设计（read_verilog,read_vhdl,read_ddc,or analyze/elaborate）被读进来的时候，目标库和连接库是要事先被读进DC内存里面的。Notice:你不要理睬关于“Overwritint design file ./sc_max.db”5. 确定该库文件相关的库名称问题二：目标库名？6. 生成一个库的报告7. 退出Design Compiler 8. 用一个文本编辑器去查看lib.rpt的文件，并回答以下的问题 问题三：这个目标库的的Time Unit 是什么？ Task2. Create a Timing Constraints File1. 进入scripts的路径下，用一个文本编辑器去创建一个新的文件 MY_DESIGN.con(即 vi MY_DESIGN.con)问题四: 推荐的第一个命令的任何约束文件是什么？2. 用Design Specification and Design Schematic ，即是上面页的表格，再选择合适的时间单位，写一个新的约束文件MY_DESIGN.con（即在MY_DESIGN.con上添加内容）Notice:当你没有头绪的时候，你可以参考答案！答案是一个隐藏文件的，在.solutions/MY_DESIGN.con。Notice:可以使用DCs help 命令，man+命令，可以了解到DC命令的语法以及其意义和作用，也可以创建一个UNIX的引用。例如 3. 完成编写约束文件后，需要检查其语法是否正确Notice：dcprocheck 是一个可执行的Design Compile语法检查的实体，它决定是否启动DC。Task3. Apply Constrains and Validate1. 在启动DC前，进入lab3目录下，你能发现一个名称为“MY_DESIGN_LIB”的文件，这个文件是在任务1启动DC的时候被创建的。、2. 在lab3的路径下，现在启动dc_shell，并回答以下的问题问题5：为什么没有获得一个错误关于创建一个新的MW design library（这个库文件在之前已经存在了）3. 将设计文件读进DC去，Read,link and check the design rtl /MY_DESIG .v4. 正确地读入约束文件 5. 检查有没有遗漏或矛盾的关键约束，例如Notice:存在一个警告“there are 21 input ports that only have partial input delay specified” 这个警告不用理睬。6. 修改时钟和端口约束，例如 7. 写出所施加的约束，例如8. 确保你的约束文件是完整无误的，通过与提供的0答案对比9. 如果“diff”这个命令不能被识别，请用编辑器查看对比这个“.solutions/MY_DESIGN.con”来检查这个约束报告是否正确。10. 保存设计并退出问题答案：问题一： sc_max.db问题二：cb13fs120_tsmc_max问题三：1ns问题四： reset_design问题五：In the dc_setup.tcl file there is an “if” statement which checks for the existence of a MW design library ,and skips the create_mw_lib command if it already exists. If the script were to execute the create_mw_lib command and the library already existed ,you would get the following message :“Error:Library MY_DESIGN_LIBalready existsLab4Environmental Attributes一、实验目的：1.自定义一个DC环境属性基于提供的原理图和规格说明2.对设计进行环境属性的约束3.修改验证属性二、实验流程：参照实验三的每个步骤Save the design in the unmapped directory and exit Design CompilerLook at .soulutions/MY_DESIGN.con and correct as neededWrite out (write_script)a constraints file and diffagainst .solutions/MY_DESIGN.wscrRead rtl/MY_DESIGN.vApply and verify the constraints and sttributes ; correct as needed: source;repor_port -v report_designInvoke Design Compiler from the lab4 directoryAdd the environmental attributes from the Specification on page 4-4 to MY_DESIGN.conCheck and correct the syntax: help;man;UNIX% dcprocheckFrom the lab3/lib.rpt file write down the library Capacitive Load Unit:Copy and rename the lab3/scripts/MY_DESIGN.con constraints file to lab4/scripts/MY_DESIGN.con三、设计规格说明：Input Ports(drivers)1.Specify a drive on all inputs,except clk and Cin*,using the buffer bufbd1 in the library2.The Cin* ports are chip-level inputs and have a 120ps maximum input transitionOutput Ports (loads)1.All outputs,except Cout ,drive a maximun load equivalent to 2 times the capacitiance of the Ipin of the cell bufbd7(see Note below)2.The Cout port drives a maximun load of 25fFNotice:当你运行dcprocheck的时候，你可能会得到一个语法上的警告。你可以不用理睬，use curly braces to avoid double substitution expr 2* load_of lib/cell/pin为了避免该警告的产生，可以键入：Expr 2*load_of lib/cell/pinLab5Synthesis Techniques一、 实验目的：1. 使用合适的综合技术，以满足所要求的约束2. 在综合之前，学会修改合适的指令参数和变量3. 学会分析门级水平的网表（确保满足所有的约束条件，同时采用各种优化综合技术）4. 学会求助man的指令应用，使其能过分析每条DC命令的语句5. 使用LayoutWindow去修改物理约束（floorplan）和查看单元器件6. 执行正式的形式验证通过使用Formality工具二、 综合规格说明：三、 实验步骤： Task1. Synthesis of RTL design containing pipelines1. 使用提供的num_cores.sh的脚本，决定在你的计算机上有多少个核可用 问题一，请问你的计算机是多少核的？2. 对照综合规格说明表，回答问题： 问题二，请问有多少个核是用来综合的。3. 进入lab5路径下，启动DC(dc_shell -topo) 4. 在scripts路径下，创建一个新的文件dc.tcl。该文件是用来记录你操作的每一个步骤命令的（即将你输入进DC的命令，Copy一份到该文件里）5. 当你遇到困难的时候，你可以参考run script部分和compile flow部分来做实验（即参考答案）6. 在读进设计前，指定一个SVF的文件，使其所有的retiming（and other Ultra）转换能被捕获进入一个文件名叫做 STOTO.svf7. 参考设计约束文件和综合的的规格说明（Synthesis Specification）来执行以下步骤。在dc_shell的环境里，进行read ,link ,and check这个设计文件STOTO,然后source 和check这个时序约束文件。Notice:1.提示信息“preferrred routing direction”是正常的，可以不予理睬。 2.当输入check_timing时，出现TIM-212关于“74 input ports that only have partial input delay specified”可以不理睬。Notice:请记得“copy and paste”Dc的命令进入run script 文件dc.tcl8. 参考综合规格说明表布局部分，Source以下的文件进行物理约束。9. 请输入恰当的命令，使其符合设计说明规格的第1步到第7步，同时把输入的命令复制粘贴到你的脚本去。 Notice:当你遇到不懂的时候，可以参照答案“Run Script and Compile Flow”10. 输入以下的命令，验证是否符合你的要求，包括各个属性等问题3：除了每个检 查结果之外，你还能发现什么？11. 保存你的设计文件为 STOTO.dcc到unmapped的文件目录下。12. 输入恰当的命令使其利用计算机多核优化设计，请对照问题2的答案！13. 查阅设计说明规格#8#12，并且回答以下问题问题4:Compile_ultra的选项参数有那些？14. 把设计文件进行综合，用问题4的选项参数进行综合。15. 借助设计原理图回答以下俩个问题。问题5：对于综合设计来说，这个设计是否很好地模块划分？为什么？问题6:对于设计来说，哪一个子设计需要被打散来获得理想的模块划分?16. 当综合完成后，根据日志信息，回答以下几个问题。问题7：有多少个计算机核被使用？问题8：有什么是被暗示这个设计是retimed?问题9：那个子模块是自动分组到compile_ultar中？17. 验证设计文件的层次报告。18. 生成一个约束报告（rc）。问题10，是否存在违反约束的？如果是，请列举出来。问题11：是否应该关注这些违反约束的？并解释？19. 记录建立时间”WNS”or”worst negative slack”max_delay/setup timing WNS: 20. 检查是否有同样名字的寄存器，若有请修改，结束带上”_rep#” 问题12：是否存在同名的寄存器？21. 生成一个时序报告： 22. 查看从“Startpoint”到OUTPUTS组。留意“I_MIDDLE/I_DONT_PIPELINE/IRANDOM.”包括被分组的子模块。23. 保存设计STOTO.ddc到mapped文件目录下。24. 对于验证在SVF文件将停止记录设计的改变。25. 输入以下命令，如果返回有cells，这个证实了这些寄存器被移走通过register retiming.根据返回的cells,回答以下问题问题13：在子模块里是否存在retimed registers?问题14：你修改那些OUTPUT寄存器在PIPELINE,即z_reg*是否移动？26. 输入以下命令，如果返回有cells，这个证实了这些寄存器被移走通过adaptive retiming.问题15 寄存器在INPUT子模块设计是否被影响通过adaptive retiming ,如果是，是否是 retime 选项参数？问题16. 寄存器在PIPELINE子模块设计是否被影响通过adaptive retiming ,如果是，是否是 retime 选项参数？问题17：是否所有的寄存器在INPUT子模块设计被影响通过adaptive retiming?27. 查阅”Compile Flow”小节，寻求帮组去回答以下俩个问题。问题18：在初始化综合后，如果一直存在违反，我们建议去做的步骤是什么？问题19：基于设计规格说明，请你列出满足要求的命令。28. 通过加 default是否修正DRC的违反.29. 生成一个约束报告问题20：是否有DRC违反被修正？30. 记录建立时间“WNS”or “worst negative slack“max_delay/set timing WNS : 问题21：在综合后，比较前后的WNS.31. 打开一个版图窗口。lab7增加的约束选项1. 实验目的：在完成这个实验后你应该能够：1. 在下面的情况下约束一个设计- 约束上升沿和下降沿触发的寄存器- 输入/输出端口被多路径驱动或捕获- 外部输入/输出路径没有默认的延时- 输入驱动的扇出有增加额外的负载2. 编译已经约束好的设计3. 把时序报告中的点与相应的约束联系起来2. 实验步骤：1、 复制和重命名约束文件lab4/scripts/MY_DESIGN.con为lab7/scripts/MY_DESIGN.con2、 基于下一页的规范和电路原理图修改约束。3、 参考lab3和lab4例子检查和纠正约束语句的语法4、 从lab7目录里启动DC综合工具问题：1、 生成一个约束报告：问题1：这个设计有时序或设计规则检查的违反吗？2、 针对包含输出端口out1的路径生成一个时序报告。时序报告中包括如下选项： net transition times、net delay 和fanout并且精确到小数点第6位：3、 使用报告来定位和填写以下要求的数据。这些数据应该满足你的约束。问题2：这个报告中时序路径的起点是什么？问题3：从这份报告中找出下列起始点值或数据发射值。其中包括生成各报告值的约束文件的命令：Clock my_clkLaunch edge time _ Rising or falling? _Command(s) _Clock network delay = _Command(s) _Clock pin transition time = _Command(s) _问题4：从这份报告中找出下列终点值或数据捕获值。其中包括生成各报告值的约束文件的命令：Clock my_clkCapture edge time _ Rising or falling? _Command(s) _Clock network delay = _Command(s) _Clock uncertainty = _Command(s) _Output external delay = _Command(s) _问题5：为什么是相对于时钟下降沿输出定时？问题6：为什么uncertainty 和 output external delay 的报告值和对应约束时的值都是负的？4、 生成一个径路从the sel input 到 the Cout output的时序报告。时序报告中包括如下选项：transition times、net delays 并且精确到小数点第6位。使用报告来定位和填写以下要求的数据。这些数据应该满足你的约束。问题7：从这份报告中找出下列起始点值。其中包括生成各报告值的约束文件的命令：Clock my_clkLaunch edge time _ Rising